后摩爾時(shí)代 Chiplet 技術(shù)的演進(jìn)與挑戰(zhàn)

0 引言

自戈登?摩爾(Gordon Moore)提出，半導(dǎo)體芯片上集成的晶體管數(shù)量每 18～24 個(gè)月增加一倍。在過(guò)去五十多年里，集成電路制造工藝技術(shù)、封裝與測(cè)試技術(shù)、設(shè)計(jì)方法學(xué)和 EDA 工具等微電子相關(guān)技術(shù)跟隨摩爾定律的步伐始終保持著快速的發(fā)展。2019 年進(jìn)入 7 nm 工藝制程。芯片經(jīng)歷了從小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）、超大規(guī)模集成電路（VLSI）到甚大規(guī)模集成電路（ULSI）、最大規(guī)模集成電路（ELSI）階段。近十年來(lái)，隨著信息通信業(yè)，以及以機(jī)器學(xué)習(xí)、大數(shù)據(jù)為代表的新興信息技術(shù)的飛速發(fā)展，片上系統(tǒng) SoC（System on Chip）在提高產(chǎn)品性能、增加可靠性的同時(shí)，大幅降低了開(kāi)發(fā)成本，縮短了開(kāi)發(fā)周期，是半導(dǎo)體技術(shù)發(fā)展歷程中的一個(gè)重大里程碑。半導(dǎo)體工藝進(jìn)入 28 nm 節(jié)點(diǎn)后，新制程的研發(fā)成本呈指數(shù)級(jí)增長(zhǎng)，芯片工藝提升越來(lái)越困難，片上系統(tǒng) SoC 設(shè)計(jì)面臨諸多挑戰(zhàn)。異構(gòu)/異質(zhì)集成激發(fā)了多芯片封裝（MCP）/多芯片模組（MCM）的發(fā)展，有望在當(dāng)前芯片產(chǎn)業(yè)基礎(chǔ)上催生新的產(chǎn)業(yè)生態(tài)系統(tǒng)和新的商業(yè)模式[1]。半導(dǎo)體業(yè)進(jìn)入后摩爾時(shí)代。

最近，Chiplet（小芯片、芯片粒）技術(shù)熱了起來(lái)，從美國(guó)國(guó)防高級(jí)研究計(jì)劃局 DARPA（Defense Advanced Research Projects Agency）的 CHIPS（Common Heterogeneous Integration and IP Reuse Strategies，通用異構(gòu)集成及知識(shí)產(chǎn)權(quán)復(fù)用策略）項(xiàng)目到 Intel的 Foveros 技術(shù)、ODSA（Open Domain-Specific Architecture）開(kāi)放架構(gòu)等，都把 Chiplet 看成是未來(lái)芯片的重要基礎(chǔ)技術(shù)。本文試著從半導(dǎo)體工藝制程提升的難度、SoC 研發(fā)所面臨的問(wèn)題出發(fā)，探討 Chiplet 的優(yōu)勢(shì)、關(guān)鍵技術(shù)及發(fā)展趨勢(shì)，以期對(duì)行業(yè)人員了解 Chiplet 技術(shù)提供一定幫助。

1 片上系統(tǒng) SoC 面臨的挑戰(zhàn)

SoC 起源于 1990 年代中期，隨著半導(dǎo)體技術(shù)的高速發(fā)展，異構(gòu)多核的 SoC 成為集成電路 IC 設(shè)計(jì)的主流趨勢(shì)，是數(shù)字集成電路的主要實(shí)現(xiàn)形式。文獻(xiàn)[2-8]對(duì)片上多核系統(tǒng)從同構(gòu)到異構(gòu)的演進(jìn)過(guò)程進(jìn)行了詳細(xì)的闡述。

1.1 SoC 設(shè)計(jì)難度加大

SoC 是以超深亞微米工藝技術(shù)和知識(shí)產(chǎn)權(quán)核 IP 復(fù)用技術(shù)為支撐，將系統(tǒng)所需的處理器、存儲(chǔ)器、模擬電路模塊、數(shù)?；旌?a target="_blank">信號(hào)模塊以及片上可編程邏輯等高度集成到一顆芯片中，以此縮小體積，增加功能，提高性能和可靠性，且還大幅縮短產(chǎn)品上市時(shí)間、降低開(kāi)發(fā)成本。

基于 IP 核的 SoC 設(shè)計(jì)，首先要面對(duì)的是 IP 核的互聯(lián)問(wèn)題。IP 的集成度越來(lái)越高，種類和復(fù)雜度急劇加大，IP 核間的互聯(lián)缺乏通用接口，內(nèi)部互聯(lián)方式復(fù)雜化、多樣化，不同廠商 IP 核之間的互聯(lián)幾乎不可能。片上網(wǎng)絡(luò)成為片上系統(tǒng)內(nèi)部互聯(lián)的主流方式，即 IP 核之間通過(guò)網(wǎng)絡(luò)結(jié)構(gòu)來(lái)實(shí)現(xiàn)數(shù)據(jù)的傳輸。這種結(jié)構(gòu)雖然可解決通用總線的問(wèn)題，但還需建立高效的路由算法[4]。

基于 IP 核的 SoC 設(shè)計(jì)，要保證 IP 核的可重用性。首先要提高 IP 核代碼的通用性，使設(shè)計(jì)能夠方便地配置、裁剪和擴(kuò)充。其次，IP 核應(yīng)該能被方便地集成，這需要考慮 IP 核測(cè)試和低功耗技術(shù)的可重用性。對(duì)于處理器 IP 核，應(yīng)考慮調(diào)試和接口的可重用性[6]。

總的說(shuō)來(lái)，SoC 設(shè)計(jì)的關(guān)鍵技術(shù)主要包括 IP 可復(fù)用技術(shù)、總線架構(gòu)技術(shù)、軟硬件協(xié)同設(shè)計(jì)、SoC 驗(yàn)證、可靠性可測(cè)性設(shè)計(jì)、低功耗設(shè)計(jì)、超深亞微米電路實(shí)現(xiàn)技術(shù)等。SoC 所需要的仿真驗(yàn)證時(shí)間越來(lái)越長(zhǎng)。高性能 SoC 采用更先進(jìn)的工藝技術(shù)，使得功率收斂和時(shí)序收斂的問(wèn)題變得更加突出；越來(lái)越高的集成度需要龐大的 SoC 團(tuán)隊(duì)軟硬件協(xié)同開(kāi)發(fā)，有可能進(jìn)一步拉低芯片良率，盈利風(fēng)險(xiǎn)明顯升高。

隨著 SoC 應(yīng)用的不斷普及，市場(chǎng)需要更加廣泛的 SoC 設(shè)計(jì)。SoC 芯片提供商不僅要拓展系統(tǒng)內(nèi)部設(shè)計(jì)能力，還要直接交付開(kāi)發(fā) SoC 的設(shè)計(jì)條件和方法，為客戶提供完整的解決方案。

1.2 新工藝制程的研發(fā)困難

SoC 芯片性能的提升與芯片的制造工藝息息相關(guān)。隨著半導(dǎo)體工藝的進(jìn)步，在同等面積大小的區(qū)域里，擠進(jìn)越來(lái)越多的硅電路，漏電流增加、散熱問(wèn)題大、時(shí)鐘頻率增長(zhǎng)減慢等問(wèn)題難以解決，芯片設(shè)計(jì)的難度和復(fù)雜度也在進(jìn)一步增加。圖 1 顯示了隨著設(shè)計(jì)遷移到高級(jí)工藝節(jié)點(diǎn)，開(kāi)發(fā)成本的快速增長(zhǎng)。例如 28 nm 節(jié)點(diǎn)上開(kāi)發(fā)芯片需要 5 130 萬(wàn)美元投入；16 nm 節(jié)點(diǎn)需要 1 億美元；在 7 nm 工藝節(jié)點(diǎn)上的成本超過(guò) 2.5 億美元。目前，市場(chǎng)上對(duì) SoC 的需求是高性能、多品種，采用單片 IC 模式開(kāi)發(fā)和實(shí)現(xiàn) SoC，新工藝制程開(kāi)發(fā)的 NRE（Non-Recurring Engineering）成本呈指數(shù)級(jí)增長(zhǎng)且開(kāi)發(fā)周期很長(zhǎng)，增加的成本不能被攤薄，大多數(shù)企業(yè)不能接受。

芯片制造的過(guò)程極其復(fù)雜，影響良率的因素也非常多，其中影響最大的是晶圓尺寸、環(huán)境因素和技術(shù)成熟度三種因素。晶圓是圓形的，同時(shí)制造數(shù)量很多的芯片，一般中心區(qū)域的良率較高，而邊緣區(qū)良率較低。而且，不同的芯片有不同的大小。大的 Soc 芯片，有可能一片晶圓上只有幾百個(gè)甚至幾十個(gè)芯片；小的芯片，一個(gè)晶圓可以有成千上萬(wàn)顆。環(huán)境因素，如塵埃、濕度、溫度和光照亮度，對(duì)晶圓良率、Die 良率和封測(cè)良率都會(huì)產(chǎn)生一定影響，因此芯片制造和封測(cè)都需要在超凈的工作環(huán)境中進(jìn)行。新工藝剛出來(lái)的時(shí)候良率會(huì)很低，隨著生產(chǎn)的進(jìn)行和導(dǎo)致低良率的因素被發(fā)現(xiàn)和改進(jìn)，技術(shù)不斷成熟，則良率就會(huì)不斷地被提升。提升良率是半導(dǎo)體公司孜孜以求的目標(biāo)。

圖 2 所示的芯片良率數(shù)學(xué)模型的曲線可以看出，芯片的良率與芯片的面積有關(guān)。隨著芯片面積增大，芯片良率會(huì)下降。一方面先進(jìn)半導(dǎo)體工藝很昂貴，另一方面良率又隨著面積下降，兩相結(jié)合進(jìn)一步推高芯片的成本。

2 Chiplet 的起源

Chiplet（小芯片、芯片粒、裸芯片）由于面積較小，因此其良率較好?；诼阈酒?Chiplet 模式，也許可作為一種解方，帶給從上游 IC 設(shè)計(jì)、EDA 工具、制造工藝、先進(jìn)封測(cè)等各個(gè)產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的改變，是 IC 業(yè)繼續(xù)發(fā)展最有效的手段，后摩爾定律時(shí)代確已降臨。

異構(gòu)集成 Chiplet 系統(tǒng)中，產(chǎn)品的不同組件在獨(dú)立的裸片上設(shè)計(jì)和實(shí)現(xiàn)；不同的裸片可以使用不同的工藝節(jié)點(diǎn)制造，甚至可以由不同的供應(yīng)商提供。第三方 Chiplet 可以減少設(shè)計(jì)時(shí)間和成本。異構(gòu)集成 Chiplet 系統(tǒng)提供了一種新的設(shè)計(jì)方案。

2.1 Chiplet 發(fā)展的推動(dòng)力

由于 Chiplet 面積較小，使用 Chiplet 在封裝內(nèi)集成系統(tǒng)的辦法相比直接設(shè)計(jì)一塊大 SoC 的良率和成本有較大的改善。因此，良率和成本成為發(fā)展 Chiplet 的第一推動(dòng)力。

發(fā)展 Chiplet 的另一個(gè)推動(dòng)力就是異構(gòu)計(jì)算和集成，是指器件封裝內(nèi)部的異構(gòu)集成。使用小芯片不需要為后續(xù)每個(gè)半導(dǎo)體制程節(jié)點(diǎn)重新設(shè)計(jì)每個(gè)小芯片，芯片廠商可以針對(duì)特定應(yīng)用設(shè)計(jì)專用的高性能芯片粒，并且和其他通用芯片粒（例如內(nèi)存，高速串行接口等）集成在封裝里，從而實(shí)現(xiàn)異構(gòu)計(jì)算和集成以提升系統(tǒng)性能。

2.2 Chiplet 芯片與單片 SoC 等的比較

Chiplet 其實(shí)就是一顆商品化的、具有一定功能特征（如 USB、存儲(chǔ)器）的裸芯片（Die）。Chiplet 模式下，首先將需要實(shí)現(xiàn)的復(fù)雜功能進(jìn)行分解，然后開(kāi)發(fā)出多種具有單一特定功能，可相互進(jìn)行模塊化組裝的裸芯片，如實(shí)現(xiàn)高性能計(jì)算、信號(hào)處理、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)傳輸?shù)裙δ?，并以此為基礎(chǔ)，建立一個(gè) Chiplet 的芯片網(wǎng)絡(luò)，最后通過(guò) SiP（System in Package）封裝技術(shù)形成一個(gè)完整的芯片。所以 Chiplet 也是一種 IP，但它是以芯片裸片的形式提供，而不是像SoC以軟件形式提供[5]。

Chiplet 解決了當(dāng)前芯片技術(shù)發(fā)展的難題，大型最先進(jìn)工藝的芯片，或者對(duì)性能、功耗和尺寸有超高要求，而價(jià)值比較高的芯片，適合做 Chiplet 的設(shè)計(jì)。另外，如果產(chǎn)品線復(fù)雜，每一個(gè)產(chǎn)品的量不夠大，Chiplet 的重用性可以滿足市場(chǎng)對(duì)高性能、多樣化芯片的巨大需求。Chiplet 芯片與單片 SoC 的比較（表 1）。

3 Chiplet 需要解決的關(guān)鍵技術(shù)

Chiplet 面臨著諸多挑戰(zhàn)，例如接口標(biāo)準(zhǔn)化、接口間巨大的數(shù)據(jù)量造成裸芯片和裸芯片間互聯(lián)所產(chǎn)生的大功耗，以及高成本所帶來(lái)的未來(lái)大規(guī)模化應(yīng)用等課題。如何去劃分、定義這些小芯片的功能、接口、互聯(lián)協(xié)議等，Chiplet 的接口技術(shù)或封裝尚缺乏統(tǒng)一的標(biāo)準(zhǔn)。

3.1 die-to-die 通信技術(shù)

異構(gòu)集成 Chiplet 方案需要在單個(gè) MCM （Multichip Module）中實(shí)現(xiàn)從 die-to-die 的通信。目前 die-to-die 的通信有如下幾種技術(shù)：（1）傳統(tǒng)中長(zhǎng)距離 SerDes 協(xié)議，如 PCI-Express、以太網(wǎng)等。（2）XSR or SiP SerDes[5]?；趥鹘y(tǒng)的SerDes體系結(jié)構(gòu)，專門(mén)為die-to-die通信而構(gòu)建，可在SiP內(nèi)實(shí)現(xiàn)極高帶寬的鏈接。（3）USR Femto SerDes 協(xié)議。USR Femto SerDes協(xié)議專門(mén)為 die-to-die 通信而優(yōu)化，在能效方面都有較大的提高，可使用現(xiàn)有的封裝技術(shù)，帶寬和成本比較均衡。（4）并行接口：高帶寬內(nèi)存（HBM），高級(jí)接口總線（AIB），電線束（BoW）接口。BoW 是類似于 DDR 的內(nèi)存接口。AIB/HBM 都實(shí)現(xiàn)了相對(duì)較高的帶寬密度，但也需要相對(duì)復(fù)雜的硅基互聯(lián)技術(shù)。

幾種協(xié)議的比較：上述 die-to-die 通信技術(shù)各有優(yōu)缺點(diǎn)，需要根據(jù)應(yīng)用進(jìn)行選擇。并行接口如 BoW、AIB、HBM 提供低功耗、低延遲和高帶寬，但是裸片之間需要連接許多線路，只有使用昂貴的插接器或橋接技術(shù)才能滿足布線要求,成本較高。相對(duì)于并行接口，SerDes 可提供同樣的帶寬，但能效不高，比片上網(wǎng)絡(luò)延遲更大。系統(tǒng)設(shè)計(jì)人員在選擇 die-to-die 的互聯(lián)之前，應(yīng)考慮與應(yīng)用相關(guān)的所有要求。圖 3 總結(jié)了每個(gè)接口技術(shù)在各種相關(guān)參數(shù)上的相對(duì)優(yōu)勢(shì)和劣勢(shì)。

3.2 多裸片封裝技術(shù)

在產(chǎn)品和市場(chǎng)需求的驅(qū)動(dòng)下，實(shí)現(xiàn)了更高密度的集成，封裝技術(shù)在過(guò)去幾年經(jīng)歷了革命性的轉(zhuǎn)變。對(duì)封裝的要求已經(jīng)從單純地實(shí)現(xiàn)與外部世界的電氣和機(jī)械連接，發(fā)展到現(xiàn)在支持多芯片封裝中不同芯片之間的多種接口技術(shù)。

（1）多 Chiplet 封裝技術(shù)。將多個(gè)芯片和/或封裝集成到一個(gè) MCM 中導(dǎo)致了更大的封裝尺寸，也導(dǎo)致信號(hào)線和空間有限。芯片之間的接口影響封裝技術(shù)的選擇，特別是需要集成多個(gè)芯片的基板。多芯片設(shè)計(jì)的封裝技術(shù)需要考慮以下因素：chip-to-chip 接口、成本限制和性能要求、多 Chiplet 封裝的總尺寸。

（2）并行接口集成封裝。并行接口，如 AIB、HBM，或者 BoW 接口，對(duì)封裝技術(shù)有嚴(yán)格的需求。BoW 的信號(hào)速度通常比串行解決方案慢一些，但芯片之間的互聯(lián)更多，根據(jù)芯片之間需要支持的帶寬大小，可以選擇不同的封裝技術(shù)。

（3）SerDes 集成封裝。USR SerDes 互聯(lián)技術(shù)的發(fā)展大大減少了半導(dǎo)體芯片之間通信所需的 I/O 總數(shù)，允許有機(jī)基質(zhì)提供裸片之間的互聯(lián)。

4 結(jié)語(yǔ)

Chiplet 技術(shù)的發(fā)展需要生態(tài)系統(tǒng)的支持。Chiplet 生態(tài)系統(tǒng)不僅需要建立起標(biāo)準(zhǔn)化的開(kāi)放接口，同時(shí)也要求在晶圓測(cè)試、發(fā)熱管理以及新型商業(yè)模式等領(lǐng)域?qū)崿F(xiàn)技術(shù)共同進(jìn)步，需要 EDA 工具提供商、芯片提供商、封測(cè)提供商都要提供全面支持。Chiplet、OSDA 將會(huì)大大降低芯片設(shè)計(jì)門(mén)檻，為芯片行業(yè)帶來(lái)新的變革，這也是中國(guó)半導(dǎo)體業(yè)發(fā)展的大好機(jī)遇。