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早期階段芯片級(jí)物理驗(yàn)證同步 SoC 設(shè)計(jì)方案解析

電子設(shè)計(jì) ? 來(lái)源:eepw ? 作者:eepw ? 2021-01-30 12:48 ? 次閱讀
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鑒于先進(jìn)工藝設(shè)計(jì)的規(guī)模和復(fù)雜性,而且各方為 搶先將產(chǎn)品推向市場(chǎng)而不斷競(jìng)爭(zhēng),片上系統(tǒng) (SoC) 設(shè)計(jì)團(tuán)隊(duì)沒(méi)有時(shí)間等到所有芯片模塊都全 部完成后才開(kāi)始組裝芯片。因此,SoC 設(shè)計(jì)人員 通常會(huì)在模塊開(kāi)發(fā)的同時(shí)開(kāi)始芯片集成工作,以 便在設(shè)計(jì)周期的早期捕獲并糾正任何布線違規(guī), 從而幫助縮短至關(guān)重要的上市時(shí)間。錯(cuò)誤在早期 階段更容易修復(fù),而且對(duì)版圖沒(méi)有重大影響,設(shè) 計(jì)人員在此階段消除錯(cuò)誤,可以減少實(shí)現(xiàn)流片所 需的設(shè)計(jì)規(guī)則檢查 (DRC) 迭代次數(shù)(圖 1)。

但是,早期階段芯片級(jí)物理驗(yàn)證面臨許多挑 戰(zhàn)。通常,在布局規(guī)劃的早期階段,未完成模 塊中報(bào)告的違規(guī)數(shù)量非常多,導(dǎo)致此現(xiàn)象的原 因是許多系統(tǒng)性問(wèn)題可能廣泛分布在整個(gè)設(shè)計(jì)中。系統(tǒng)性問(wèn)題的典型例子包括:SoC 級(jí)別的模塊布局偏離網(wǎng)格、SoC MACRO 封裝外發(fā)生IP 合并、保留布線層上發(fā)生 IP 布線、時(shí)鐘網(wǎng)絡(luò)上的過(guò)孔類型 不正確,以及 SoC 中 IP 布局方向不匹配,如圖 2 所示。在這 個(gè)階段區(qū)分模塊級(jí)違規(guī)和頂層布線違規(guī)并非易事。

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圖 1:識(shí)別和解決芯片集成問(wèn)題與模塊開(kāi)發(fā)并行 進(jìn)行,可最大程度地減少整個(gè)設(shè)計(jì)實(shí)現(xiàn)流程中 的 DRC 迭代次數(shù)。

對(duì)初始 DRC 運(yùn)行使用晶圓代工廠規(guī)則集中的默認(rèn)設(shè)置,通常會(huì) 導(dǎo)致運(yùn)行時(shí)間非常長(zhǎng),還會(huì)報(bào)告非常多的違規(guī),并產(chǎn)生極其龐 大的結(jié)果數(shù)據(jù)庫(kù),所有這些都使得調(diào)試極其困難且耗時(shí)。

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圖 2:系統(tǒng)性錯(cuò)誤常常導(dǎo)致早期芯片級(jí)驗(yàn) 證中出現(xiàn)大量違規(guī)。

在此早期階段,SoC 設(shè)計(jì)人員的目標(biāo)通常是最大限度地減少每 次 DRC 迭代的運(yùn)行時(shí)間,并且僅關(guān)注此時(shí)相關(guān)的違規(guī)情況。 除了將模塊違規(guī)與需要調(diào)試的布線違規(guī)區(qū)分開(kāi)來(lái)之外,SoC 設(shè) 計(jì)人員還可以將模塊違規(guī)送回模塊所有者進(jìn)行調(diào)試和更正。 從早期的布局規(guī)劃到最終的產(chǎn)品流片,SoC 設(shè)計(jì)人員的終極目 標(biāo)是發(fā)現(xiàn)并修復(fù) SoC 系統(tǒng)性問(wèn)題。

改善錯(cuò)誤較多的模塊/芯片級(jí)驗(yàn)證

Calibre? Reconnaissance (Calibre Recon) 工具是一個(gè)完整的功能包,支持設(shè)計(jì)團(tuán)隊(duì)在設(shè)計(jì)周 期的早期階段(此時(shí)各種組件尚不成熟)便開(kāi)始對(duì)整個(gè)芯片設(shè)計(jì)版圖進(jìn)行探索和物理驗(yàn) 證。Caliber Recon 工具能夠非常有效地發(fā)現(xiàn)早期潛在的集成問(wèn)題,向設(shè)計(jì)團(tuán)隊(duì)快速提供反 饋以便其采取適當(dāng)?shù)募m正措施,最終減少 DRC 迭代次數(shù),縮短總周轉(zhuǎn)時(shí)間,加快產(chǎn)品上市。 此外,Caliber Recon 工具經(jīng)過(guò)精心設(shè)計(jì),從第一次運(yùn)行便能提供所有這些功能,支持在任何 工藝技術(shù)節(jié)點(diǎn)上按原樣使用任何晶圓代工廠/獨(dú)立設(shè)備制造商 (IDM) 的 Caliber sign-off 設(shè)計(jì) 套件。

自動(dòng)檢查選擇

當(dāng)存在錯(cuò)誤時(shí),某些規(guī)則檢查往往會(huì)運(yùn)行很長(zhǎng)時(shí) 間。取消選擇此類規(guī)則可以大大加快運(yùn)行速度,但 設(shè)計(jì)人員如何確定取消選擇哪些檢查呢?取消選擇涉 及許多操作的檢查?還是取消選擇某一類檢查,例 如天線檢查或所有連通性檢查?選擇運(yùn)行 “最佳” 的一 組檢查并不容易,這可能需要進(jìn)行大量的高級(jí)分 析,并對(duì)晶圓代工廠規(guī)則集進(jìn)行一些編輯(圖 3)。

Caliber Recon 工具可自動(dòng)取消選擇與當(dāng)前開(kāi)發(fā)階段無(wú) 關(guān)的檢查。Calibre 引擎根據(jù)檢查類型和檢查涉及的操 作數(shù)量來(lái)決定取消選擇哪些檢查,以提供良好的覆蓋率、加快運(yùn)行時(shí)間并減少內(nèi)存消耗。對(duì)于各種工藝節(jié)點(diǎn),平均而言,Caliber Recon 工具可將 要執(zhí)行的檢查數(shù)量減少約 50%。取消選擇的檢查/類別會(huì)在過(guò)程記錄副本中報(bào)告,以供用戶 參考。Caliber Recon 工具也會(huì)接受用戶手動(dòng)取消選擇的所有檢查/類別。

圖 3:選擇正確的檢查集合進(jìn)行早期驗(yàn) 證需要仔細(xì)分析。

自動(dòng)取消選擇檢查時(shí),報(bào)告的違規(guī)總數(shù)通常會(huì)減少到原數(shù)量的 70% 左右(圖 4)。但這些違 規(guī)對(duì)于目標(biāo)實(shí)現(xiàn)階段更有意義,有助于分析和調(diào)試實(shí)際系統(tǒng)性問(wèn)題。

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圖 4:使用 Caliber Recon 功能時(shí)執(zhí)行的規(guī)則檢查總 數(shù)量的減少情況,以及最 終報(bào)告的違規(guī)數(shù)量的減少 情況。

Caliber Recon 工具最多可將整體 DRC 運(yùn)行時(shí)間縮短為原來(lái)的 1/14,同時(shí)仍能檢查總 DRC 集合的大約 50%。Calibre 引擎自動(dòng)選擇的規(guī)則子集可以有效識(shí)別布局規(guī)劃和子芯片集成問(wèn) 題,向設(shè)計(jì)團(tuán)隊(duì)快速提供反饋以便采取適當(dāng)?shù)募m正措施,并顯著縮短總周轉(zhuǎn)時(shí)間。圖 5 基于 測(cè)試顯示了不同芯片的 DRC 運(yùn)行時(shí)間結(jié)果。

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圖 5:在各種芯片上測(cè)試 Caliber Recon 自動(dòng)檢查選 擇的結(jié)果表明,早期實(shí) 現(xiàn)階段的 DRC 運(yùn)行時(shí)間和 內(nèi)存耗用量大幅減少。

Caliber Recon 驗(yàn)證不僅能幫助 SoC 設(shè)計(jì)人員進(jìn)行早期芯片級(jí)驗(yàn)證,而且支持早期模塊驗(yàn)證。 因?yàn)槟K和芯片設(shè)計(jì)是并行完成,所以模塊設(shè)計(jì)人員可以在模塊上運(yùn)行 Caliber Recon 驗(yàn)證。 如果報(bào)告了錯(cuò)誤,模塊設(shè)計(jì)人員可以修復(fù)系統(tǒng)性問(wèn)題。如果 Caliber Recon 結(jié)果無(wú)錯(cuò)誤,便可 將模塊傳遞給芯片,而模塊設(shè)計(jì)人員可以在該模塊上并行運(yùn)行其余規(guī)則。如圖 6 所示,在初 始布線期間對(duì)模塊(重復(fù)單元)運(yùn)行 Caliber Recon 工具可使運(yùn)行時(shí)間縮短 8 倍,內(nèi)存占用減 少 4 倍。

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圖 6:在不同的開(kāi)發(fā)階段 時(shí),將針對(duì)重復(fù)單元和完 整芯片執(zhí)行的 Calibre Recon 和完整 Calibre nmDRC 進(jìn) 行比較,結(jié)果顯示 Calibre Recon 的運(yùn)行時(shí)間和內(nèi)存 耗用量都減少。

灰框排除

遵循相同的排除概念,但這次是從設(shè)計(jì) 角度來(lái)看,是否有可能忽略設(shè)計(jì)的某些 部分(主要是不成熟的模塊),從而聚 焦于接口和布線違規(guī)并減少運(yùn)行時(shí)間? Caliber Recon 灰框功能允許設(shè)計(jì)人員在 檢查頂層布線時(shí)不必考慮單元細(xì)節(jié)。 灰框標(biāo)記可移除指定單元中的數(shù)據(jù),而 不會(huì)從更高的父層級(jí)中刪除幾何形狀

(圖 7)。因此,指定單元上的任何布線 違規(guī)仍能被捕捉到。此外,設(shè)計(jì)人員可 以通過(guò)縮小單元的范圍來(lái)在移除的幾何 形狀周圍保留一個(gè)暈圈,以便捕獲指定 單元與其相鄰單元之間的接口違規(guī)。

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圖 7:利用 Caliber Recon 灰框標(biāo)記,設(shè)計(jì)人員可以從 DRC 中排除版圖的某些部分,同時(shí)仍能檢查這些區(qū)域是 否存在接口或布線違規(guī)。

灰框解決方案對(duì)于矩形和非矩形單元均適用,但設(shè)計(jì)人員可能需要指定代表非矩形單元范 圍的層(邊界層可用于此目的)。

雖然灰框功能可縮短運(yùn)行時(shí)間,但從指定單元中移除幾何形狀可能會(huì)引入一些新的 DRC 違 規(guī),這將需要額外的調(diào)試來(lái)區(qū)分哪些是實(shí)際違規(guī),哪些是因?yàn)閺闹付▎卧星谐龓缀涡螤钏?產(chǎn)生的違規(guī)。為了避免此問(wèn)題,以及免于編輯晶圓代工廠規(guī)則集來(lái)為灰框功能增加規(guī)范說(shuō) 明,設(shè)計(jì)人員可以將 Caliber Recon 灰框功能與 Caliber Auto-Waivers 功能結(jié)合使用。如圖 8 所示,其主要目的是不檢查不完整模塊中的幾何形狀以縮短運(yùn)行時(shí)間,附帶的好處是可豁免 從指定單元排除區(qū)域時(shí)所引入的任何違規(guī)。這種結(jié)合使得設(shè)計(jì)人員可以專注于原始(有效) DRC 接口違規(guī)。所有豁免的違規(guī)都保存到豁免結(jié)果數(shù)據(jù)庫(kù)文件中,供日后需要時(shí)審查。

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圖 8:Caliber Recon 灰框 功能與 Calibre Auto-Waiver 功能相結(jié)合,使得設(shè)計(jì)人 員可以執(zhí)行接口和頂層布 線驗(yàn)證,而不必?fù)?dān)心因?yàn)?從灰框單元中移除幾何形 狀而產(chǎn)生錯(cuò)誤。

灰框解決方案能將 SoC 團(tuán)隊(duì)指向需要注意的接口 DRC 錯(cuò)誤。它還將與組裝相關(guān)的集成和布 線違規(guī)與不成熟模塊的違規(guī)區(qū)分開(kāi)來(lái)。如圖 9 所示,將此功能與自動(dòng)選擇相關(guān)檢查相結(jié)合, 可進(jìn)一步縮短運(yùn)行時(shí)間,因?yàn)橄到y(tǒng)會(huì)針對(duì)設(shè)計(jì)區(qū)域報(bào)告的違規(guī),選擇其中需要在特定階段 多加注意的違規(guī),讓設(shè)計(jì)人員只專注在這些違規(guī)上。因此,它有助于設(shè)計(jì)團(tuán)隊(duì)在設(shè)計(jì)周期 的早期解決更多關(guān)鍵接口問(wèn)題,避免最后一刻出現(xiàn)令人沮喪的意外。

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圖 9:Caliber Recon 自動(dòng) 檢查選擇與灰框功能結(jié)合 使用,有助于在早期設(shè)計(jì) 實(shí)現(xiàn)階段將驗(yàn)證重點(diǎn)放在 關(guān)鍵接口和布線問(wèn)題上。

DRC ANALYZE

Caliber Recon DRC Analyze 功能可幫助設(shè)計(jì)人員快速分析其設(shè)計(jì)并直觀地查看錯(cuò)誤分布,以 便找出可快速提高版圖質(zhì)量的機(jī)會(huì)點(diǎn)。

DRC Analyze 功能允許設(shè)計(jì)人員繪制不同的直方圖(基于層次化單元或窗口)以進(jìn)行芯片分 析,并為這些直方圖指定自定義縮放范圍。它還支持繪制結(jié)果的彩色圖,既可以在獨(dú)立窗 口上繪制,也可以映射到設(shè)計(jì)上,讓設(shè)計(jì)人員能夠探查每個(gè)單元和每個(gè)窗口的錯(cuò)誤細(xì)節(jié), 結(jié)果會(huì)分布在整個(gè)設(shè)計(jì)上(圖 10)。

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圖 10:Caliber Recon DRC Analyze 功能支持在錯(cuò)誤 檢查和調(diào)試過(guò)程中進(jìn)行 快速、深入的可視化和 分析。

DRC Analyze 功能的主要優(yōu)點(diǎn)是,設(shè)計(jì)人員可以使用晶圓代工廠規(guī)則集來(lái)執(zhí)行所有必需的分 析,而無(wú)需進(jìn)行任何編輯。與這種分析在芯片分析和調(diào)試期間提供的價(jià)值相比,相關(guān)開(kāi)銷

(運(yùn)行時(shí)間平均增加 10% 和內(nèi)存耗用量平均增加 20% )非常小。

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    瑞沃微:一文詳解CSP(Chip Scale Package)<b class='flag-5'>芯片級(jí)</b>封裝工藝

    SOC芯片設(shè)計(jì)的挑戰(zhàn)與解決方案

    SOC(System on Chip,系統(tǒng)級(jí)芯片)設(shè)計(jì)是將計(jì)算機(jī)或其他電子系統(tǒng)的大部分或全部組件集成到單個(gè)集成電路(IC)上的過(guò)程。這種集成可以顯著提高性能、降低成本、減小尺寸,并提高能效。 1.
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    實(shí)現(xiàn)芯片級(jí)封裝的最佳熱性能

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    實(shí)現(xiàn)<b class='flag-5'>芯片級(jí)</b>封裝的最佳熱性能

    解決芯片級(jí)功率MOSFET的組裝問(wèn)題

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    解決<b class='flag-5'>芯片級(jí)</b>功率MOSFET的組裝問(wèn)題