現(xiàn)代微處理器是世界上最復(fù)雜的系統(tǒng)之一，但其核心是一個非常簡單的，那就是我們認為非常美麗的裝置——晶體管。今天在微處理器中有數(shù)十億個晶體管，它們幾乎完全相同。因此，提高這些晶體管的性能和密度是持續(xù)制造高性能微處理器最簡單的方法，它們所支持的計算器也能更好地工作。

即使現(xiàn)在它已經(jīng)（幾乎）結(jié)束了，但這就是摩爾定律背后的前提。正如前面所說，發(fā)展到今天，為微處理器制造更小、更好的晶體管變得越來越困難，且價格也越來越昂貴了?，F(xiàn)在只有英特爾，三星和臺積電這三家公司才能在繼續(xù)往更小節(jié)點推進。他們目前都在制造相當(dāng)于所謂的7納米節(jié)點的集成電路。但這個冠上了摩爾定律早期遺跡的名稱不再具有明確的物理意義，但它反映了集成電路上的特征和器件小型化的程度。

7納米是目前最前沿的技術(shù)。但三星和臺積電在4月宣布，他們開始轉(zhuǎn)向下一個節(jié)點——5納米。三星還有一些額外的消息：它們認為這個行業(yè)近十年來一直使用的那種晶體管已經(jīng)走到了盡頭。他們即正在為期2020年左右推出的下一個節(jié)點——3 nm開發(fā)一種全新設(shè)計的晶體管。

這種晶體管設(shè)計有各種各樣的名稱：gate-all-around、multibridge channel和nanobeam 。但在研究界我們一直稱它為nanosheet。這個名字不是很重要。重要的是，這種設(shè)計不僅僅是邏輯芯片的下一代晶體管，但它也可能是最后一個。

盡管形狀和材料已發(fā)生變化，但金屬氧化物半導(dǎo)體場效應(yīng)晶體管或MOSFET（微處理器中使用的晶體管類型）自1959年發(fā)明以來一直擁有相同的基本結(jié)構(gòu)：柵極堆疊（gate stack）、溝道區(qū)域（channel region），源電極（source electrode）和漏電極（drain electrode）。在這些器件的原始形式中，源極，漏極和溝道基本上是摻雜有其他元素原子的硅區(qū)域，這樣就以產(chǎn)生具有大量移動負電荷（n型）的區(qū)域或具有大量移動正電荷（p型）的區(qū)域。對于構(gòu)成當(dāng)今計算機芯片的CMOS技術(shù)，您需要這兩種類型的晶體管。

MOSFET的柵極堆疊位于溝道區(qū)域的正上方。今天，柵極堆疊由金屬（用于柵電極）制成，位于介電材料層的頂上。該組合設(shè)計用于將電場投射到晶體管溝道區(qū)域中，同時防止電荷泄漏。

向柵極（相對于源極）施加足夠大的電壓，就會在電介質(zhì)和硅之間的界面附近產(chǎn)生一層移動電荷載流子。一旦該層完全橋接（bridges）從源極到漏極的跨度，電流就可以流過。將柵極電壓降低到接近零，然后“擠壓”導(dǎo)電通路關(guān)閉。

當(dāng)然，為了使電流通過溝道從源極流到漏極，您首先需要一個電壓。隨著晶體管結(jié)構(gòu)越來越小，這種電壓的影響最終導(dǎo)致晶體管迎來了歷史上最大的轉(zhuǎn)變。

這是因為源極-漏極電壓可以在電極之間產(chǎn)生其自己的導(dǎo)電區(qū)域。隨著每個新一代晶體管產(chǎn)生的溝道區(qū)域變得越來越短，漏極電壓的影響變得越來越大，充電的時候電荷也會泄漏。病在柵極附近區(qū)域下方“躲避”。這樣引致的結(jié)果是晶體管從未完全關(guān)閉、浪費電力并產(chǎn)生熱量。

為了阻止不需要的電荷流動，必須使溝道區(qū)域更薄，限制電荷通過的路徑。并且在柵極方面需要在更多側(cè)面環(huán)繞通道。因此，今天的晶體管FinFET就誕生了。這是一種溝道區(qū)域基本上在其側(cè)面tilted up得設(shè)計，這樣就接以在源極和漏極之間形成纖薄的Fin，為電流提供更寬的通路。然后將柵極和電介質(zhì)覆蓋在Fin上，在三面而不是僅一面上圍繞它。

FET的演變

自1959年推出以來，場效應(yīng)晶體管主要內(nèi)置于硅平面中。但為了更好地控制其漏電電流，這就推動了FinFET的誕生，而現(xiàn)在我們即將邁入stacked sheets的時代。

毫無疑問，F(xiàn)inFET取得了巨大成功。雖然它是十多年前發(fā)明的，但FinFET 到2011年才首次在英特爾推出 22納米節(jié)點上實現(xiàn)，后來由三星，臺積電也陸續(xù)推出了相應(yīng)工藝。從那以后，它一直是摩爾定律縮放最后階段中最先進的硅邏輯的主力，但所有好事都會結(jié)束。

對于3-nm節(jié)點， FinFET無法勝任任務(wù)。我們在十多年以前就看到這種情況，其他人也是如此。

雖然很好，但FinFET有其問題。

首先，它引入了一個設(shè)計限制，而在舊“平面”晶體管上其實原本不是一個問題。要了解這個，您必須了解晶體管的速度、功耗、制造復(fù)雜性和成本之間總是存在權(quán)衡（trade-off）。這種權(quán)衡與溝道的寬度有很大關(guān)系，在設(shè)備設(shè)計圈中我們將其稱為W eff。更寬的寬度意味著您可以更快地驅(qū)動更多電流并開關(guān)晶體管。但它也需要更復(fù)雜，更昂貴的制造工藝。

在平面設(shè)備中，您只需通過調(diào)整通道的幾何形狀即可進行權(quán)衡。但是Fin不允許那么多的靈活性。連接晶體管以形成電路的金屬互連構(gòu)建在晶體管自身上方的層中。因此，在不干擾互連層的情況下，晶體管鰭片的高度實際上不會變化很大——這就相當(dāng)于平面設(shè)計中的寬度。今天，芯片設(shè)計人員通過制造具有多個鰭片的單個晶體管來解決這個問題。

FinFET的另一個缺點是其柵極僅在三個側(cè)面圍繞矩形硅鰭片，而底部側(cè)面連接到硅的主體。當(dāng)晶體管關(guān)閉時，這允許一些漏電流流動。許多研究人員推斷，要獲得對通道區(qū)域的最終控制，需要將柵極完全包圍。

自1990年以來，研究人員一直將這一想把這個設(shè)想歸結(jié)為合乎邏輯的結(jié)論。也就是在那一年，研究人員報告了第一個具有完全圍繞溝道區(qū)域的柵極硅器件。從那時起，一代又一代的研究人員開始研究所謂的gate-all-around設(shè)備。到2003年，尋求最大程度減少泄漏的研究人員將溝道區(qū)域變成了一條狹窄的納米線，橋接了源極和漏極，并被四周的柵極包圍。

那么為什么不用gate-all-around納米線來做最新的晶體管呢？答案其實是一樣的：也與通道寬度有關(guān)。因為細線提供很少的電子逃逸機會，從而在晶體管關(guān)閉時保持晶體管關(guān)閉。但是當(dāng)晶體管導(dǎo)通時，它也幾乎沒有電子流動的空間，從而限制了電流并減緩了開關(guān)。

通過將納米線堆疊在一起，您可以獲得更多的Weff，從而獲得更大的電流。三星工程師在2004年推出了這種配置版本，稱為多橋通道（multibridge channel）FET。但它有一些局限性。例如，與FinFET的鰭片一樣，疊層不能太高或者會干擾互連層。另一方面，每個額外的納米線都會增加器件的電容，從而降低晶體管的開關(guān)速度。最后，由于制造非常窄的納米線的復(fù)雜性，它們經(jīng)常在邊緣處變得粗糙，而這種表面粗糙度會妨礙電荷載體的速度。

2006年，在法國CEA-Leti與我們一起工作的工程師（恩斯特）展示了一個更好的主意。他們使用一疊薄硅片代替使用一堆納米線橋接源極和漏極。我們的想法是在較小的晶體管中增加通道的寬度，同時保持對泄漏電流的嚴格控制，從而提供性能更好，功耗更低的器件。

在我們另一個人（Khare）的指導(dǎo)下，IBM Research在2017年進一步采用了這一概念，表明由堆疊納米片（ stacked nanosheets）制成的晶體管實際上提供的Weff比占用相同芯片面積的FinFET 還多。

但nanosheet 設(shè)計提供了一個額外的好處：它恢復(fù)了向FinFET過渡中失去的靈活性。因為我們可以將Sheet放寬以增加電流或縮小以限制功耗。IBM Research已經(jīng)制作了三個堆疊，尺寸范圍從8mm到50 nm不等。

如何制作nanosheet ？

制造nanosheet 需要Sacrificial layers，選擇性化學(xué)蝕刻劑和先進原子級別的精確沉積技術(shù)。

你是如何制造nanosheet 晶體管的？考慮到大多數(shù)半導(dǎo)體制造工藝從硅的頂部直接切割或從暴露的表面直接填充。Nanosheets 只需要在其他材料層之間去除材料并用金屬和電介質(zhì)填充間隙。

主要技巧是構(gòu)建所謂的超晶格（superlattice）——一種由兩種材料組成的周期性層狀晶體。在這種情況下，它是硅和硅鍺。研究人員制作了19層的超晶格，但所涉及的機械應(yīng)力以及電容使得使用了許多不合理的層（ill advised）。在生長適當(dāng)數(shù)量的層之后，我們使用蝕刻硅鍺但不對硅做任何影響的選擇性化學(xué)品去刻蝕，僅留下硅納米片作為源極和漏極之間的橋。這實際上不是一個新想法; 法國電信和意法半導(dǎo)體的工程師20年前在實驗性的“silicon-on-nothin”晶體管上就使用了相同的方法。他們試圖通過在晶體管溝道區(qū)域下方埋設(shè)一層空氣來限制短溝道效應(yīng)的器件。

一旦你構(gòu)建了硅nanosheet 通道區(qū)域，就需要填充間隙，首先用電介質(zhì)包圍通道，然后用金屬形成柵極堆疊。這兩個步驟都是通過稱為原子層沉積（atomic layer deposition）的工藝完成的，該工藝是十多年前引入到半導(dǎo)體制造中的。在該過程中，氣態(tài)化學(xué)物質(zhì)吸附到芯片的暴露表面，甚至nanosheet的下側(cè)，以形成單層。然后加入第二種化學(xué)物質(zhì)，與第一種化學(xué)物質(zhì)反應(yīng)，留下所需物質(zhì)的原子級層，例如電介質(zhì)二氧化鉿（dielectric hafnium-dioxid）。該過程非常精確，使得沉積材料的厚度可控制到單個原子層級。

關(guān)于nanosheet設(shè)計的令人震驚的事情之一是，它可能延伸摩爾定律，但它仍然要面對熱的問題。

每個技術(shù)節(jié)點的晶體管密度仍在增加。但是IC可以合理地消除的熱量。功率密度在過去十年內(nèi)一直停留在每平方厘米約100瓦的層級。芯片制造商也竭盡全力避免超越這一基本限制。例如為了保持低溫，時鐘頻率不超過4Gh。這也是處理器行業(yè)轉(zhuǎn)向多核設(shè)計，推出幾個較慢的處理器內(nèi)核去完成與單個快速處理器內(nèi)核相同的工作，同時產(chǎn)生更少的熱量。如果我們希望能夠再次提高時鐘速度，我們就需要有比硅本身更高效的晶體管。

一種可能的解決方案是將新材料引入溝道區(qū)，例如由元素周期表第III和V列元素組成的鍺或其他半導(dǎo)體（例如砷化鎵）。在這些半導(dǎo)體中，電子的移動速度可以快10倍以上，從而可以更快地切換由這些材料制成的晶體管。更重要的是，由于電子移動得更快，您可以在更低的電壓下操作設(shè)備，從而提高能效并減少熱量產(chǎn)生。

Nanosheet森林：疊層Nanosheet也顯示出化合物半導(dǎo)體的巨大前景，例如銦鎵砷（gallium arsenide ）［上述］，以及鍺等硅替代品。

2012年，受早期納米線晶體管和超晶格結(jié)構(gòu)研究的啟發(fā)，我們使用銦鎵砷（一種III-V半導(dǎo)體）構(gòu)建了一些三納米片器件。結(jié)果好于預(yù)期。該nanosheet晶體管允許每微米溝道寬度的電流為9，000微安。這比目前最好的平面InGaAs MOSFET好大約三倍。如果制造工藝得到進一步改善，器件性能仍然遠遠低于這種晶體管可以提供的極限。通過堆疊更多nanosheet，我們可以將性能提高10倍或更多。（位于加利福尼亞州馬里布的HRL實驗室的研究人員正在研究數(shù)十個nanosheet的疊層，以開發(fā)氮化鎵功率器件。

并且InGaAs不是未來nanosheet晶體管的唯一選擇。研究人員還在探索具有高遷移率電荷載體的其他半導(dǎo)體，如鍺，砷化銦和銻化鎵。例如，新加坡國立大學(xué)的研究人員最近使用由砷化銦制成的n型晶體管和由銻化鎵制成的p型晶體管的組合構(gòu)建了一個完整的CMOS IC 。另外，還有一個可能更簡單的解決方案，那就是使用摻雜鍺，因為電子和穿過它的正電荷載流子（空穴）的速度都非常快。然而，鍺目前仍然存在一些制造工藝和可靠性問題。因此，業(yè)界可能首先采用硅鍺作為通道材料。

總而言之，堆疊nanosheet似乎是構(gòu)建未來晶體管的最佳方式。芯片制造商已經(jīng)對該技術(shù)充滿信心，可以在不久的將來將其放在路線圖上。隨著高遷移率半導(dǎo)體材料的整合，nanosheet晶體管可以很好地帶給我們?nèi)魏稳爽F(xiàn)在可以預(yù)見的未來。
責(zé)任編輯：tzh