Vivado提出了UFDM（UltraFast Design Methodology）設(shè)計方法學(xué)，其核心思想是盡可能在設(shè)計初期發(fā)現(xiàn)潛在問題并解決。畢竟，越是在后期發(fā)現(xiàn)問題，越難發(fā)現(xiàn)關(guān)鍵問題，解決起來越費力，甚至?xí)霈F(xiàn)牽一發(fā)而動全身的被動局面。這是因為在Implementation階段，Vivado在每個子步驟或多或少都會做一些優(yōu)化，這些優(yōu)化可能會掩蓋一些問題。那么就時序收斂而言，在綜合之后要分析什么呢？

首先，很明確的是在綜合之后就要著手對設(shè)計進(jìn)行分析，需要分析邏輯級數(shù)、資源利用率、時鐘拓?fù)浣Y(jié)構(gòu)、時鐘資源利用率和控制集，此外，還要分析BRAM/URAM/DSP的使用是不是最優(yōu)的（例如，是否使用輸出寄存器或者級聯(lián)寄存器等），這些要素都會影響設(shè)計時序。這里重點要說的是Vivado提供的一個很好的命令report_qor_assessment。該命令可對設(shè)計進(jìn)行整體的評估，并給出一個分?jǐn)?shù)，以表征時序收斂問題的嚴(yán)重程度。Xilinx建議最好在綜合后就開始執(zhí)行此命令。具體分?jǐn)?shù)及其含義如下表所示（表格來源：Table 5, ug949）。

這個命令使用方法很簡單，只要打開綜合后的設(shè)計，在Vivado Tcl Console中輸入report_qor_assessment回車即可。生成的報告第一部分如下圖所示，可以看到第一行就是評分結(jié)果。如果這個分?jǐn)?shù)是1/2/3，那么基本上可以不用執(zhí)行后續(xù)流程，時序很難收斂，此時要把精力放在綜合階段所發(fā)現(xiàn)的問題上。

這個命令的第二部分是關(guān)鍵部分，如下圖所示。一方面給出了資源利用率，重要的是給出了資源利用率的真實值和指導(dǎo)值，一旦超過指導(dǎo)值，Status一欄會顯示為REVIEW。超過指導(dǎo)值不是不可以接受，而是會很大程度上給時序收斂帶來麻煩。另一方面，該報告也會分析邏輯級數(shù)、控制集、擁塞和扇出等。凡是Status標(biāo)記為REVIEW的，需要格外關(guān)注，可接著用相應(yīng)的命令進(jìn)一步分析。例如，這里發(fā)現(xiàn)unbalanced clock，那么可以用report_clock_networks再進(jìn)一步分析。

由此可見，分析的過程是先運行report_qor_assessment，再從中發(fā)現(xiàn)Status為REVIEW的條目，接著用相應(yīng)的命令進(jìn)一步分析。這會提高分析的效率，做到有的放矢。

責(zé)任編輯：PSY

原文標(biāo)題：Vivado綜合后要分析什么

文章出處：【微信公眾號：Lauren的FPGA】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。