在大數(shù)據(jù)和人工智能盛行的今天，金融科技（Fintech）領(lǐng)域數(shù)據(jù)日益密集和敏感，在高頻交易、風(fēng)險分析等金融應(yīng)用由來已久卻一直不溫不火，高處不勝寒的賽靈思FPGA，迎來了前所未有的市場熱潮。

FPGA 在 Fintech 領(lǐng)域之所以受青睞，歸功于其內(nèi)部擁有豐富且靈活的邏輯與計算單元，可以支持定制低延時、高吞吐率的設(shè)計，從而一方面能夠為Fintech提供遠超軟件實現(xiàn)的性能優(yōu)勢，另一方面還可以為金融企業(yè)提供可以跟隨最新科技演進而發(fā)展的靈活應(yīng)變成本優(yōu)勢。然而，曾經(jīng)高高在上的FPGA也一直被一些用戶詬病使用“門檻”太高。

換句話說，開發(fā)人員在采用FPGA產(chǎn)品時必須在技能上“軟硬兼?zhèn)洹保纫浖?，還要會硬件。而且，寫RTL 代碼和驗證耗時耗力，在分秒必爭，時間就是金錢的金融行業(yè)，開發(fā)者們面對FPGA 是愛恨交織，如那句歌詞“想說愛你并不是很容易的事，那需要太多的勇氣“

正當(dāng)開發(fā)者們苦苦糾結(jié)時，賽靈思兩款劃時代“利器”橫空出世，將FPGA的開發(fā)難度“從金字塔尖拉到了金字塔底”，大幅降低了軟件和硬件程序員開發(fā)FPGA應(yīng)用的難度：從此，軟硬件程序員開發(fā)FPGA應(yīng)用可以信手拈來，再也不必受那分配管腳、手寫RTL的苦。那么，這兩件利器是什么呢？那就是賽靈思Vivado HLS高層次綜合工具和Alveo自適應(yīng)計算加速器板卡。為什么它們這么神奇呢?請聽我細細道來。

壹

高層次綜合工具：Vivado HLS

Vivado HLS是一款能將C/C++代碼轉(zhuǎn)化為RTL代碼的自動轉(zhuǎn)化工具，其自帶驗證、封裝等功能。開發(fā)者只需將頂層C/C++程序配合C/C++驗證代碼，通過軟件驗證，而后就可以用Vivado HLS將其轉(zhuǎn)化為RTL代碼。其次，Vivado HLS可以利用原有C/C++驗證代碼協(xié)同生成RTL代碼，進行仿真并驗證功能正確性。最后，Vivado HLS支持一鍵封裝并生成IP，供Vivado工具或SDAccel開發(fā)環(huán)境使用。

圖1：Vivado HLS工具算法流程

這么簡單？性能從何而來? 那就是Vivado HLS設(shè)計套件強大的性能：它能利用指令流水線（pipeline）、任務(wù)級流水（dataflow）和操作展開（unroll）功能，實現(xiàn)所有操作在時間軸上片刻不停地運轉(zhuǎn)，而這些只需輕點鼠標(biāo)，插入幾條指令（pragma）即可實現(xiàn)。

圖2：Vivado HLS中的并行處理

貳

自適應(yīng)加速器卡：Alveo

我們再來看看Alveo 板卡能給我們帶來什么，它又強大在哪里。Alveo賽靈思為適應(yīng)靈活應(yīng)變、萬物智能的新時代而推出的自適應(yīng)加速器卡系列，它配有標(biāo)準(zhǔn)PCIE、網(wǎng)口（可達100G），還提供了整套部署及開發(fā)的軟件堆棧，使開發(fā)者可以通過安裝軟件包輕松部署。同時，Alveo還配備了殼（shell），可以將PCIE、DMA等功能固化，開發(fā)者只需開發(fā)最具創(chuàng)新性的、專有的內(nèi)核（kernel），使用標(biāo)準(zhǔn)的AXI-4接口，即可自動將內(nèi)核與殼相連，生成完整的平臺硬件。在軟件層面，開發(fā)者只需調(diào)用Open CL或賽靈思提供的API，即可完成所有板卡調(diào)度、數(shù)據(jù)傳輸?shù)热蝿?wù)。

圖3：Alveo及SDAccel開發(fā)環(huán)境的平臺模型和執(zhí)行模型

Alveo自適應(yīng)加速器卡的適用領(lǐng)域非常廣泛，如數(shù)據(jù)庫、機器學(xué)習(xí)、圖像處理、壓縮及解壓縮、加密及解密、金融計算等，每個領(lǐng)域里Alveo都有著出色的加速應(yīng)用。盡管Alveo的加速倍數(shù)根據(jù)應(yīng)用的不同而有所不同，但是在一些適合并行的領(lǐng)域，往往可以提供更加驚人的表現(xiàn)，例如，在不損失精度的情況下，歐式期權(quán)定價可以比CPU快3,000倍以上。下圖展示的就是Alveo在賽靈思及合作伙伴的多個領(lǐng)域的應(yīng)用。

圖4：Alveo加速實例

開啟 Fintech 開發(fā)新時代

軟件擁有SDAccel開發(fā)環(huán)境及調(diào)度庫（runtime），硬件擁有Alveo自適應(yīng)加速器卡和殼，設(shè)計上擁有Vivado HLS來開發(fā)定制化需求，加之豐富的案例和開源的實際應(yīng)用，賽靈思為金融科技領(lǐng)域的開發(fā)者開啟了一個輕松上手FPGA加速的開發(fā)新時代。

此外，賽靈思還收購了在全球金融機構(gòu)赫赫有名的 Solarflare公司，大大增強賽靈思在Fintech領(lǐng)域的實力，可以為客戶提供低延時網(wǎng)卡和各種金融領(lǐng)域定制化應(yīng)用。

與此同時，賽靈思還打造了全方位的Fintech生態(tài)系統(tǒng)。公司不僅為開發(fā)者提供了一系列工具，還提供了多種IP，甚至一些金融領(lǐng)域的特殊需求，如TOE（TCP/UDP Offload Engine），也有相應(yīng)開源HLS幫助實現(xiàn)。在HLS基礎(chǔ)庫中，涵蓋了定點庫、數(shù)學(xué)函數(shù)庫、線性代數(shù)庫等，而在更高層，賽靈思還實現(xiàn)了模塊級及軟件API級的HLS開源，如矩陣運算庫等。

除自身提供全套工具及開源庫，賽靈思還與獨立軟件提供商（ISV）共同提供各種解決方案。這些ISV往往擁有自己獨特的解決方案，而賽靈思要做的就是對他們的應(yīng)用提供支持，以滿足眾多領(lǐng)域的需求。在Fintech領(lǐng)域，這些應(yīng)用包含：

一鍵下單（Tic To Trade）；

交易權(quán)風(fēng)控；

解包及發(fā)包；

期權(quán)定價等等。

最快甚至可以實現(xiàn)納秒（ns）級的下單。在中國市場，從以太網(wǎng)收到交易所包到解包再到計算完成，整個流程可以在百毫微秒級實現(xiàn)。

圖6：SDAccel工具鏈級Fintech平臺示例

總之，賽靈思Vivado HLS和Alveo的到來，F(xiàn)intech開發(fā)迎來了一個FPGA加速的新時代。開發(fā)人員無需在硬件平臺搭建與基礎(chǔ)支持工具上投入過多精力，而只需專注于自己的特長領(lǐng)域，借助Vivado HLS快速在Alveo加速器卡實現(xiàn)定制化應(yīng)用，不斷突破低延時、高吞吐率的極限。

最后，如果您想親身實踐感受上述性能，強烈推薦賽靈思現(xiàn)有一款產(chǎn)品：二叉樹期權(quán)定價模型。它簡單易用、容易上手，同時可以實現(xiàn)比12核CPU高達60.8倍的加速，您可以點擊鏈接查看體驗https://github.com/Xilinx/BinomialModel。

圖7：Binomial期權(quán)定價模型

責(zé)任編輯：xj

原文標(biāo)題：愛（AI）其實很簡單 — 金融科技（Fintech）開發(fā)迎來新時代

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