FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC) 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級時，不需額外地改變 PCB 電路板，只是在計算機(jī)上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞。

2.1 FPGA 結(jié)構(gòu)和工作原理

2.1.1 夢想成就偉業(yè)

1984 年，在硅谷工作的 Bernie Vonderschmitt、Ross Freeman 和 Jim Barnett 共同構(gòu)建了一個設(shè)想，他們夢想創(chuàng)立一家不同于一般的公司。他們希望創(chuàng)建一家在整個新領(lǐng)域內(nèi)開發(fā)和推出先進(jìn)技術(shù)的公司。并且，他們還希望以這種方式領(lǐng)導(dǎo)它 ：在這里工作的人們熱愛他們的工作、享受工作的樂趣，并對他們所從事的工作著迷。

2009 年 2 月 18 日，Ross Freeman 因他的這項(xiàng)發(fā)明——現(xiàn)場可編程門陣列 (FPGA) 而榮登 2009 美國發(fā)明家名人堂。

Freeman 先生的發(fā)明是一塊全部由“開放式門”組成的計算機(jī)芯片，其專利號為 4,870,302。采用這種芯片，工程師可以根據(jù)需要進(jìn)行編程，添加新的功能，滿足不斷發(fā)展的標(biāo)準(zhǔn)或規(guī)范要求，并可在設(shè)計的最后階段進(jìn)行修改。

2.1.2 FPGA結(jié)構(gòu)

對 PROM、EPROM、E2PROM 熟悉的人都知道這些可編程器件的可編程原理是通過加高壓或紫外線導(dǎo)致三極管或 MOS 管內(nèi)部的載流子密度發(fā)生變化，實(shí)現(xiàn)所謂的可編程，但是這些器件或只能實(shí)現(xiàn)單次可編程或編程狀態(tài)難以穩(wěn)定。FPGA 則不同，它采用了邏輯單元陣列 LCA(Logic Cell Array) 這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個部分。

FPGA 的可編程實(shí)際上是改變了 CLB 和 IOB 的觸發(fā)器狀態(tài)，這樣，可以實(shí)現(xiàn)多次重復(fù)的編程由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC 那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實(shí)現(xiàn)對 FPGA 的重復(fù)配置。

根據(jù)數(shù)字電路的基本知識可以知道，對于一個 n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。

查找表 (Look-Up-Table) 簡稱為 LUT，LUT 本質(zhì)上就是一個 RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的 的 RAM。當(dāng)用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后，PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表 ( 即結(jié)果 ) 事先寫入 RAM，這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。

從表中可以看到，LUT 具有和邏輯電路相同的功能。實(shí)際上，LUT 具有更快的執(zhí)行速度和更大的規(guī)模。由于基于 LUT 的 FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復(fù)雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。其組成部分主要有可編程輸入 / 輸出單元、基本可編程邏輯單元、內(nèi)嵌 SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元等，主要設(shè)計和生產(chǎn)廠家有賽靈思、Altera、Lattice、Actel、Atmel 和 QuickLogic 等公司，其中最大的是美國賽靈思公司，占有可編程市場 50% 以上的市場份額，比其他所有競爭對手市場份額的總和還多。

FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。

加電時，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。

圖2-2 被廣泛應(yīng)用的Xilinx Spartan－3系列FPGA

如前所述，F(xiàn)PGA 是由存放在片內(nèi)的 RAM 來設(shè)置其工作狀態(tài)的，因此工作時需要對片內(nèi) RAM 進(jìn)行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。Xilinx FPGA 的常用配置模式有 5 類：主串模式、從串模式、Select MAP 模式、Desktop 配置和直接 SPI 配置。

目前，F(xiàn)PGA 市場占有率最高的兩大公司賽靈思公司和 Altera 生產(chǎn)的 FPGA 都是基于 SRAM 工藝的，需要在使用時外接一個片外存儲器以保存程序。上電時，F(xiàn)PGA 將外部存儲器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進(jìn)入工作狀態(tài) ；掉電后 FPGA 恢復(fù)為白片，內(nèi)部邏輯消失。這樣 FPGA 不僅能反復(fù)使用，還無需專門的 FPGA編程器，只需通用的 EPROM、PROM 編程器即可。Actel、QuickLogic 等公司還提供反熔絲技術(shù)的 FPGA，具有抗輻射、耐高低溫、低功耗和速度快等優(yōu)點(diǎn)，在軍品和航空航天領(lǐng)域中應(yīng)用較多，但這種 FPGA 不能重復(fù)擦寫，

開發(fā)初期比較麻煩，費(fèi)用也比較昂貴。Lattice 是 ISP 技術(shù)的發(fā)明者，在小規(guī)模 PLD 應(yīng)用上有一定的特色。早期的賽靈思公司產(chǎn)品一般不涉及軍品和宇航級市場，但目前已經(jīng)有多款產(chǎn)品進(jìn)入該類領(lǐng)域。

圖2-3 FPGA芯片內(nèi)部結(jié)構(gòu)

FPGA 芯片結(jié)構(gòu)目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能 ( 如 RAM、時鐘管理和 DSP) 的硬核 (ASIC 型 ) 模塊。如圖 2-3 所示 ( 注：圖 2-3 只是一個示意圖，實(shí)際上每一個系列的 FPGA 都有其相應(yīng)的內(nèi)部結(jié)構(gòu) )，F(xiàn)PGA 芯片主要由 6 部分完成，分別為 ：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

每個模塊的功能如下：

1． 可編程輸入輸出單元(IOB)

可編程輸入 / 輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入 / 輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖 2-4 所示。FPGA 內(nèi)的 I/O 按組分類，每組都能夠獨(dú)立地支持不同的 I/O標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGA 通過 DDR 寄存器技術(shù)可以支持高達(dá) 2Gbps 的數(shù)據(jù)速率。

圖2-4 IOB內(nèi)部結(jié)構(gòu)

外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。當(dāng)外部輸入信號經(jīng)過 IOB 模塊的存儲單元輸入到 FPGA 內(nèi)部時，其保持時間 (Hold Time) 的要求可以降低，通常默認(rèn)為 0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA 的 IOB 被劃分為若干個組 (bank)，每個 bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個 bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。

2．可配置邏輯塊(CLB)

CLB 是 FPGA 內(nèi)的基本邏輯單元。CLB 的實(shí)際數(shù)量和特性會依器件的不同而不同，但是每個 CLB 都包含一個可配置開關(guān)矩陣，此矩陣由 4 或 6 個輸入、一些選型電路 ( 多路復(fù)用器等 ) 和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或 RAM。在賽靈思公司公司的 FPGA 器件中，CLB 由多個 ( 一般為 4 個或 2 個 ) 相同的 Slice 和附加邏輯構(gòu)成，如圖 2-5 所示。每個 CLB 模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式 ROM。

圖2-5 典型的CLB結(jié)構(gòu)示意圖

Slice 是賽靈思公司公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖 2-6 所示，一個 Slice 由兩個 4 輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復(fù)用器組成。

圖2-6 典型的4輸入Slice結(jié)構(gòu)示意圖

算術(shù)邏輯包括一個異或門 (XORG) 和一個專用與門 (MULTAND)，一個異或門可以使一個 Slice 實(shí)現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率 ；進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)復(fù)用器 (MUXC) 組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作 ；4 輸入函數(shù)發(fā)生器用于實(shí)現(xiàn) 4 輸入 LUT、分布式 RAM 或 16 比特移位寄存器 (Virtex-5 系列芯片的 Slice 中的兩個輸入函數(shù)為 6 輸入，可以實(shí)現(xiàn) 6 輸入 LUT 或 64 比特移位寄存器 ) ；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB 模塊的處理速度。

3．?dāng)?shù)字時鐘管理模塊(DCM)

業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時鐘管理 ( 賽靈思公司的全部 FPGA 均具有這種特性 )。賽靈思公司推出最先進(jìn)的 FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實(shí)現(xiàn)過濾功能。

4．嵌入式塊RAM(BRAM)

大多數(shù) FPGA 都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。塊 RAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 (CAM) 以及 FIFO 等常用存儲結(jié)構(gòu)。RAM、FIFO 是比較普及的概念，在此就不冗述。CAM 存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、ROM 和 FIFO 等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM 的數(shù)量也是選擇芯片的一個重要因素。

圖2-7 內(nèi)嵌的塊RAM

單片塊 RAM 的容量為 18k 比特，即位寬為 18 比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量 ( 位寬 深度 ) 不能大于 18k 比特；其次，位寬最大不能超過 36 比特。當(dāng)然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。

5． 豐富的布線資源

布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為４類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位 / 置位的布線 ；第二類是長線資源，用以完成芯片Bank 間的高速信號和第二全局時鐘信號的布線 ；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線 ；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。

圖2-8 FPGA內(nèi)部互連布線

在實(shí)際中設(shè)計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計的結(jié)果有密切、直接的關(guān)系。

6． 底層內(nèi)嵌功能單元

內(nèi)嵌功能模塊主要指 DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核 (Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向 SOC 平臺過渡。DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。賽靈思公司生產(chǎn)的芯片上集成了 DCM 和 DLL，Altera 公司的芯片集成了 PLL，Lattice 公司的新型芯片上同時集成了 PLL 和 DLL。PLL 和 DLL 可以通過 IP 核生成的工具方便地進(jìn)行管理和配置。DLL 的結(jié)構(gòu)如圖 2-8 所示。

圖2-9 典型的DLL模塊示意圖

7. 內(nèi)嵌專用硬核

內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核 (Hard Core)，等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如 ：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器 ；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器 (SERDES)，可以達(dá)到數(shù)十 Gbps 的收發(fā)速度。賽靈思公司的高端產(chǎn)品不僅集成了 Power PC 系列 CPU，還內(nèi)嵌了 DSP Core 模塊，其相應(yīng)的系統(tǒng)級設(shè)計工具是 EDK 和 Platform Studio，并依此提出了片上系統(tǒng) (System on Chip) 的概念。通過 PowerPC、Miroblaze、Picoblaze 等平臺，能夠開發(fā)標(biāo)準(zhǔn)的 DSP 處理器及其相關(guān)應(yīng)用，達(dá)到 SOC 的開發(fā)目的。

此外，新推出賽靈思的FPGA系列如Virtex-5 LXT還內(nèi)建了PCI Express和三態(tài)以太網(wǎng)MAC硬核(TEMAC)，與軟核實(shí)現(xiàn)方式相比，硬核可以把功耗降低 5~10 倍 , 節(jié)約將近 90% 的邏輯資源。Xilinx 三態(tài)以太網(wǎng) MAC 核是一個可參數(shù)化的核，非常適合在網(wǎng)絡(luò)設(shè)備中使用 , 例如開關(guān)和路由器等?？啥ㄖ频?TEMAC 核使系統(tǒng)設(shè)計者能夠?qū)崿F(xiàn)寬范圍的集成式以太網(wǎng)設(shè)計，從低成本 10/100 以太網(wǎng)到性能更高的 1GB端口。TEMAC 核設(shè)計符合 IEEE 802.3 規(guī)范的要求，并且可以在 1000Mbps、100 Mbps 和 10 Mbps 模式下運(yùn)行。

另外，它還支持半雙工和全雙工操作。TEMAC 核通過 Xilinx CORE Generator 工具提供，是 Xilinx 全套以太網(wǎng)解決方案的一部分。

2.1.3 軟核、硬核以及固核的概念

IP(Intelligent Property) 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了 SOC 階段，IP 核設(shè)計已成為 ASIC 電路設(shè)計公司和 FPGA 提供商的重要任務(wù)，也是其實(shí)力體現(xiàn)。對于 FPGA 開發(fā)軟件，其提供的 IP 核越豐富，用戶的設(shè)計就越方便，其市場占用率就越高。目前，IP 核已經(jīng)變成系統(tǒng)設(shè)計的基本單元，并作為獨(dú)立設(shè)計成果被交換、轉(zhuǎn)讓和銷售。

從IP核的提供方式上，通常將其分為軟核、固核和硬核這3類。從完成IP核所花費(fèi)的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復(fù)用使用性最高。

1． 軟核(Soft IP Core)

軟核在 EDA 設(shè)計領(lǐng)域指的是綜合之前的寄存器傳輸級 (RTL) 模型 ；具體在 FPGA 設(shè)計中指的是對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶自配置 ；缺點(diǎn)是對模塊的預(yù)測性較低，在后續(xù)設(shè)計中存在發(fā)生錯誤的可能性，有一定的設(shè)計風(fēng)險。軟核是 IP 核應(yīng)用最廣泛的形式。

2． 固核(Firm IP Core)

固核在 EDA 設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在 FPGA 設(shè)計中可以看做帶有布局規(guī)劃的軟核，通常以 RTL 代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將 RTL 描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行綜合優(yōu)化設(shè)計，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計靈活性稍差，但在可靠性上有較大提高。目前，固核也是 IP 核的主流形式之一。

3． 硬核 (Hard IP Core)

硬核在 EDA 設(shè)計領(lǐng)域指經(jīng)過驗(yàn)證的設(shè)計版圖 ；具體在 FPGA 設(shè)計中指布局和工藝固定、經(jīng)過前端和后端驗(yàn)證的設(shè)計，設(shè)計人員不能對其修改。不能修改的原因有兩個 ：首先是系統(tǒng)設(shè)計對各個模塊的時序要求很嚴(yán)格，不允許打亂已有的物理版圖 ；其次是保護(hù)知識產(chǎn)權(quán)的要求，不允許設(shè)計人員對其有任何改動。IP 硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。

2.1.4 從可編程器件發(fā)展看FPGA未來趨勢

可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為 4 個階段，即從 20 世紀(jì) 70 年代初到 70 年代中為第 1 階段，20 世紀(jì) 70 年代中到 80 年代中為第 2 階段，20 世紀(jì) 80 年代到 90 年代末為第 3 階段，20 世紀(jì) 90 年代末到目前為第 4 階段。

第 1 階段的可編程器件只有簡單的可編程只讀存儲器 (PROM)、紫外線可擦除只讀存儲器 (EPROM) 和電可擦只讀存儲器 (EEPROM)3 種，由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

第 2 階段出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯 (PAL) 和通用陣列邏輯 (GAL) 器件，正式被稱為 PLD，能夠完成各種邏輯運(yùn)算功能。典型的 PLD 由“與”、“非”陣列組成，用“與或”表達(dá)式來實(shí)現(xiàn)任意組合邏輯，所以 PLD 能以乘積和形式完成大量的邏輯組合。

第 3 階段賽靈思和 Altera 分別推出了與標(biāo)準(zhǔn)門陣列類似的 FPGA 和類似于 PAL 結(jié)構(gòu)的擴(kuò)展性 CPLD，提高了邏輯運(yùn)算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)，兼容了 PLD 和通用門陣列的優(yōu)點(diǎn)，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計和中小規(guī)模 ( 一般小于 10000) 產(chǎn)品生產(chǎn)的首選。這一階段，CPLD、FPGA 器件在制造工藝和產(chǎn)品性能都獲得長足的發(fā)展，達(dá)到了 0.18 工藝和系數(shù)門數(shù)百萬門的規(guī)模。

第 4 階段出現(xiàn)了 SOPC 和 SOC 技術(shù)，是 PLD 和 ASIC 技術(shù)融合的結(jié)果，涵蓋了實(shí)時化數(shù)字信號處理技術(shù)、高速數(shù)據(jù)收發(fā)器、復(fù)雜計算以及嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容。賽靈思和Altera也推出了相應(yīng)SOCFPGA產(chǎn)品，制造工藝達(dá)到 65nm ，系統(tǒng)門數(shù)也超過百萬門。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits 差分串行接口、時鐘頻率高達(dá) 500MHz 的 PowerPC 微處理器、軟核 MicroBlaze、Picoblaze、Nios 以及 NiosII，不僅實(shí)現(xiàn)了軟件需求和硬件設(shè)計的完美結(jié)合，還實(shí)現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了 ASIC 器件的性能和規(guī)模，也超越了傳統(tǒng)意義上 FPGA 的概念，使 PLD 的應(yīng)用范圍從單片擴(kuò)展到系統(tǒng)級。未來，賽靈思高層透露，該公司正在研制采用全新工藝的新型 FPGA，這種 FPGA 將集成更大的存儲單元和其他功能器件，F(xiàn)PGA正向超級系統(tǒng)芯片的方向發(fā)展！2 月 5 日，賽靈思發(fā)布了采用 40nm 和 45nm 的 Spartan － 6 和 Virtex － 6FPGA 系列，并開啟了目標(biāo)設(shè)計平臺這一新的設(shè)計理念，相信 FPGA 的應(yīng)用會得到更大的發(fā)展！

圖2-10 FPGA的演進(jìn)路線

原文標(biāo)題：FPGA基本知識與發(fā)展趨勢

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