探索異構(gòu)平臺(tái)的設(shè)計(jì)方法和概念

賽靈思 Versal ACAP 硬件、IP 和平臺(tái)開發(fā)方法論是旨在幫助精簡 Versal 器件設(shè)計(jì)進(jìn)程的一整套最佳實(shí)踐。Versal ACAP從設(shè)計(jì)之初即采用正確方法并盡早關(guān)注設(shè)計(jì)目標(biāo)（包括 IP 選擇和配置、塊連接、RTL、時(shí)鐘、I/O 接口和 PCB 管腳分配）至關(guān)重要。在每個(gè)設(shè)計(jì)階段中正確定義和驗(yàn)證設(shè)計(jì)有助于減少后續(xù)實(shí)現(xiàn)階段的時(shí)序收斂、性能收斂和功耗問題。

鑒于設(shè)計(jì)的規(guī)模與復(fù)雜性，因此必須通過執(zhí)行特定步驟與設(shè)計(jì)任務(wù)才能確保設(shè)計(jì)每個(gè)階段都能成功完成。本指南基于最佳時(shí)間對操作步驟進(jìn)行了規(guī)范，幫助開發(fā)者以盡可能最快且最高效的方式實(shí)現(xiàn)期望的設(shè)計(jì)目標(biāo)。

使用 Vivado Design Suite 創(chuàng)建設(shè)計(jì)

Versal ACAP支持包括Vivado IP intergrator、Vitis HLS、RTL等方式創(chuàng)建設(shè)計(jì)。

Vivado IP integrator 支持使用 SmartConnect IP 和 NoC 將多個(gè) IP 連接在一起以創(chuàng)建塊設(shè)計(jì) （.bd） 或 IP 子系統(tǒng)。通過使用 IP integrator，即可將 IP 拖放到設(shè)計(jì)畫布上，以單一線路連接 AXI 接口，設(shè)置端口和接口端口布局以將 IP 子 系統(tǒng)連接到頂層設(shè)計(jì)。這些 IP 塊設(shè)計(jì)還可作為源設(shè)計(jì)加以封裝 并在其它設(shè)計(jì)中復(fù)用。

本指南中詳細(xì)介紹了開發(fā)者通過以上方式創(chuàng)建設(shè)計(jì)的基本流程和注意事項(xiàng)。

如何完美適配 Vitis 環(huán)境？

平臺(tái)是設(shè)計(jì)的起點(diǎn)，Vitis 統(tǒng)一軟件平臺(tái)憑借“打破軟硬件語言壁壘，提升開發(fā)效率”的優(yōu)勢，廣受開發(fā)者青睞。本指南對如何適配 Vitis 環(huán)境提供了詳細(xì)的指導(dǎo)。

獲取基礎(chǔ)平臺(tái)源代碼

同時(shí)，如果開發(fā)者希望從頭開始創(chuàng)建自定義 Vitis 嵌入式平臺(tái)，本指南亦提供了詳細(xì)的指導(dǎo)。

編輯：lyn