隨著晶體管尺寸的不斷縮小，為保證柵控能力，需要維持足夠的柵電容，因此要求柵氧厚度繼續(xù)減薄。然而，當(dāng)柵氧物理厚度減薄到低于 1.5nm時，由于直接隧道效應(yīng)指數(shù)級增加，器件漏電隨之大幅增加，從而導(dǎo)致器件無法實(shí)際工作。通過將相對介電常數(shù)（Relative Dielectrie Constant） 遠(yuǎn)大于 SiO2（K大約3.9）的高K柵介質(zhì)材料導(dǎo)入集成電路工藝，如HfO2（相對介電常數(shù)為 24~40），可以在保證等效柵氧厚度（Equivalent Oxide Thickness， EOT）持續(xù)縮小的前提下，使柵介質(zhì)的物理厚度相對較大，以抑制柵泄漏電流。然后用TaN、TiN 、TiAI、W 等金屬合金或化合物疊層結(jié)構(gòu)取代多晶硅柵，金屬疊層具有功函數(shù)調(diào)節(jié)和降低電阻率等作用，可避免多晶硅柵的耗盡效應(yīng)，同時保證高k柵介質(zhì)材料與金屬柵有較好的接觸效果。

目前，高K柵介質(zhì)與金屬柵極技術(shù)已廣泛應(yīng)用于 28mmn 以下高性能產(chǎn)品的制造，它在相同功耗情況下可以使集成電路的性能大幅度提高，泄漏電流大幅下降。高K金屬柵的應(yīng)用經(jīng)歷了較長的探索過程：在很長的時間里，晶體管的柵氧化層都是采用高溫干法或濕法熱氧化硅形成氧化層；后來為了提高 氧化層的介電常數(shù)，在氧化過程中摻入N元素形成 SiON柵介質(zhì)層；隨著柵多晶硅厚度的降低，不僅導(dǎo)致電阻變大，還列起器件延遲和柵耗盡效應(yīng)。在此背景下，在28nm這個工藝節(jié)點(diǎn)，工業(yè)界大多開始使用 HKMG 作為超大規(guī)模集成電路的標(biāo)準(zhǔn)工藝，雖然性能得到大幅提升，但也大大增加了工藝復(fù)雜度。

由于HKMG與 Poly/SiO2的 MOSFET結(jié)構(gòu)有很大的不同，導(dǎo)致整個器件的工藝條件發(fā)生巨大變化，而且大量的 IP 核需要重新設(shè)計。 在最初的工藝開發(fā)階段，業(yè)內(nèi)存在兩種制作HKMG 結(jié)構(gòu)晶體管的工藝技術(shù)路線，分別是 Gate-Fiest（先柵極）工藝和 Gate-Last（后柵極）工藝。 Gate-First 工藝相對簡單，但是 p-MOS 閾值電壓很難控制；而 Gate-Last 工藝比較復(fù)雜，但它可以有效地調(diào)節(jié)柵極材料的功函數(shù)值，方便調(diào)節(jié)閾值電壓，還可以在p-MOS 的溝道實(shí)現(xiàn)改善溝道載流子遷移率的硅應(yīng)變力。在同時兼顧高性能與低功耗的情況下（如手機(jī)應(yīng)用處理器和基帶芯片等），Gate-Last 工藝逐漸取得優(yōu)勢，是目前大規(guī)模生產(chǎn)中的主流工藝。

審核編輯 ：李倩