摩爾定律在工藝復(fù)雜度和經(jīng)濟(jì)高成本雙重壓力下步履蹣跚，伴隨疫情的全球形勢變化又給整個半導(dǎo)體行業(yè)供應(yīng)鏈帶來巨大的壓力。在技術(shù)和環(huán)境的雙重限制下，3D-IC從發(fā)明之初錦上添花的技術(shù)晉身顯學(xué)，被無數(shù)企業(yè)視作在現(xiàn)有環(huán)境下提高系統(tǒng)集成度和全系統(tǒng)性能的必不可少的解決方案。

不知不覺間，行業(yè)文章和會議開始言必稱chiplet —— 就像曾經(jīng)的言必稱AI一樣。這種熱度對于3D-IC的從業(yè)人員，無論是3D-IC制造、EDA、還是3D-IC設(shè)計，都是好事。但在我們相信3D-IC之路是Do Right Things的同時，如何Do Things Right也愈發(fā)重要。

Cadence在3D-IC道路上已經(jīng)探索了很多年，全新Integrity 3D-IC平臺的研發(fā)基于十幾年的探索、先進(jìn)客戶的使用經(jīng)驗、和先進(jìn)制程流片封裝經(jīng)驗，在2019年正式啟動，如今已經(jīng)擁有包括3D-IC系統(tǒng)頂層規(guī)劃、堆疊設(shè)計、中介層繞線、自底向上、自頂向下、MoL近存運(yùn)算、LoL邏輯切分等子流程在內(nèi)的全套設(shè)計方法學(xué)和工具，以及包括電、熱、時序、功耗、設(shè)計規(guī)則檢查等在內(nèi)的全套系統(tǒng)性能分析和設(shè)計簽核工具，輔以強(qiáng)大便捷的流程管理器和3D可視化界面，使能系統(tǒng)設(shè)計芯片設(shè)計者最大限度的發(fā)揮想象力高質(zhì)量的實現(xiàn)各種復(fù)雜3D-IC設(shè)計。

在剛剛結(jié)束的TSMC開放創(chuàng)新平臺大會上，Cadence更是成為唯一一家獲得TSMC 3DFabric全流程（系統(tǒng)規(guī)劃、實現(xiàn)及系統(tǒng)級簽核）認(rèn)證的合作伙伴。

3D-IC設(shè)計不同于傳統(tǒng)意義上的2D設(shè)計，2D芯片經(jīng)過幾十年的發(fā)展已經(jīng)在設(shè)計、制造、封裝角度形成了固定的流程。而3D-IC設(shè)計中系統(tǒng)設(shè)計會在很大程度上被最終的流片廠封裝廠甚至TSV/Bump提供商的具體制造方案影響。這也是為什么傳統(tǒng)3D-IC設(shè)計是由封裝團(tuán)隊而不是設(shè)計團(tuán)隊或者完成3D系統(tǒng)設(shè)計或者制定出對每個晶粒的約束條件，并且由設(shè)計團(tuán)隊參考封裝約束條件實現(xiàn)芯片的物理設(shè)計。但伴隨著3D-IC從一種可選的技術(shù)方案走向集成度或系統(tǒng)性能驅(qū)動的必選方案，如何提高原封裝驅(qū)動的設(shè)計流程的自動化以及如何從系統(tǒng)角度得到全系統(tǒng)性能、功耗、面積、散熱的最優(yōu)化設(shè)計已經(jīng)變成的越來越重要。并且在此基礎(chǔ)上還要考慮不同3D制造、封裝方案對系統(tǒng)設(shè)計的影響。再考慮到設(shè)計不同階段和不同步驟的設(shè)計意圖交互和數(shù)據(jù)交互以及ECO需求，這一切都不是原有基于不同設(shè)計團(tuán)隊的不同點工具所能輕松解決的。

在過去的幾個月里，我們?yōu)榇蠹彝瞥隽艘幌盗械奈恼拢w了通過Integrity 3D-IC平臺的從系統(tǒng)規(guī)劃、中介層布線自底向下實現(xiàn)、早期三維布圖綜合及層次化設(shè)計Memory-on-Logic堆疊實現(xiàn)三維寄生參數(shù)提取和靜態(tài)時序分析等步驟和流程在內(nèi)的全流程解決方案：

3D-IC設(shè)計之如何實現(xiàn)高效的系統(tǒng)級規(guī)劃

3D-IC設(shè)計之中介層自動布線

3D-IC設(shè)計之自底向上實現(xiàn)流程與高效數(shù)據(jù)管理

3D-IC設(shè)計之早期三維布圖綜合以及層次化設(shè)計

3D-IC設(shè)計之Memory-on-Logic堆疊實現(xiàn)流程

3D-IC設(shè)計之寄生抽取和靜態(tài)時序分析

3D-IC設(shè)計之系統(tǒng)級版圖原理圖一致性檢查

該方案可以在最大限度上提高設(shè)計在不同3D-IC制造方案的可遷移性，從而最大程度減少芯片設(shè)計團(tuán)隊對于3D-IC先進(jìn)封裝技術(shù)的學(xué)習(xí)成本，封裝設(shè)計團(tuán)隊對芯片設(shè)計技術(shù)的學(xué)習(xí)成本，系統(tǒng)多物理驗證和簽核團(tuán)隊對芯片設(shè)計和封裝設(shè)計的學(xué)習(xí)成本，從而使團(tuán)隊中的每個角色專注于自己所熟悉的領(lǐng)域，更快的實現(xiàn)3D-IC產(chǎn)品全系統(tǒng)的設(shè)計收斂和簽核,通過傳統(tǒng)工藝實現(xiàn)更高系統(tǒng)集成度，或在先進(jìn)工藝節(jié)點或異構(gòu)集成系統(tǒng)上進(jìn)一步提高數(shù)據(jù)帶寬、吞吐率和傳統(tǒng)的性能、功耗、面積等綜合系統(tǒng)指標(biāo)。

Integrity 3D-IC平臺的推出只是開始，我們期待越來越多的設(shè)計者借助Integrity 3D-IC將兩維設(shè)計平面拓展到三維設(shè)計空間，來實現(xiàn)5G/6G通訊、人工智能、數(shù)據(jù)中心、高性能移動處理器、汽車電子等越來越先進(jìn)的創(chuàng)新需求，為人類的生產(chǎn)生活開創(chuàng)更加美好的未來！

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Integrity 3D-IC資料包：

-Cadence Integrity 3D-IC 平臺 產(chǎn)品手冊

-Cadence Integrity 3D-IC 平臺PPT資料包

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Cadence Integrity 3D-IC 平臺提供了一個高效的解決方案，用于部署 3D 設(shè)計和分析流程，以實現(xiàn)強(qiáng)大的硅堆疊設(shè)計。該平臺是 Cadence 數(shù)字和簽核產(chǎn)品組合的一部分，支持 Cadence 公司的智能系統(tǒng)設(shè)計戰(zhàn)略(Intelligent System Design) ，旨在實現(xiàn)系統(tǒng)驅(qū)動的卓越 SoC 芯片設(shè)計。

審核編輯 ：李倩