3D NAND閃存實(shí)現(xiàn)了新一代的非易失性固態(tài)存儲(chǔ)，適用于幾乎所有我們可以想像得到的電子設(shè)備。

3D NAND能夠?qū)崿F(xiàn)超過(guò)2D NAND結(jié)構(gòu)的數(shù)據(jù)密度，即便是在新一代技術(shù)節(jié)點(diǎn)上制造時(shí)也是如此。

然而，目前提高3D NAND存儲(chǔ)容量的方法可能會(huì)帶來(lái)一些在存儲(chǔ)器儲(chǔ)存、結(jié)構(gòu)穩(wěn)定性和電氣特性方面的不利影響。

3D NAND器件及其工作原理

3D NAND器件包括三個(gè)主要組成部分：一是存儲(chǔ)數(shù)據(jù)的通道區(qū)域，它以垂直方式穿過(guò)交替堆疊的導(dǎo)體層和絕緣層；二是“階梯”，用于訪問(wèn)上文提及各層中的每個(gè)字線；三是狹縫，用于隔離連接位線的通道。下圖展示了3D NAND堆疊的剖面圖（左）與示意圖（右）：

如上圖所示，電荷擷取型3D NAND結(jié)構(gòu)采用鎢和二氧化硅的交替堆疊，其垂直圓柱狀通道穿透整個(gè)堆疊。當(dāng)電壓施加到字線時(shí)，電子通過(guò)隧道從通道區(qū)域移動(dòng)到由氮化硅組成的電荷擷取層，數(shù)據(jù)被寫(xiě)入或擦除。

存儲(chǔ)容量挑戰(zhàn)

雖然3D NAND存儲(chǔ)容量的提高看似可以通過(guò)添加更多堆疊層非常輕松地實(shí)現(xiàn)，但堆疊高度的增加會(huì)帶來(lái)很大的挑戰(zhàn)。如下圖所示，通道的可用面積將會(huì)減小：

隨著“階梯”高度的提高，可用的空間隨之減少。在某些類型的3D NAND中，由于去除了階梯“臺(tái)階”之間的犧牲層，產(chǎn)生了更多的挑戰(zhàn)。

在這些結(jié)構(gòu)中，工程師通過(guò)濕法刻蝕去除犧牲層，是為了給之后制造工藝中的原子層沉積創(chuàng)造空間。

因此，更高的階梯意味著有更長(zhǎng)的隔離層將懸浮在空中，也意味著結(jié)構(gòu)崩塌的可能性更高：


對(duì)臺(tái)階進(jìn)行分區(qū)，可在臺(tái)階結(jié)構(gòu)中插入更多字線接觸通孔，從而創(chuàng)建更緊湊的階梯，而不出現(xiàn)崩塌的危險(xiǎn)。

但是，由于所有通道必須進(jìn)行電氣隔離，可訪問(wèn)通道的數(shù)量取決于適應(yīng)通道間距的最小導(dǎo)線間距（假設(shè)每個(gè)通道都有自己的導(dǎo)線）。

基于目前的制造技術(shù)（2018年底/2019年初），分區(qū)后的通道數(shù)量被限制在四個(gè)左右：

但是，更寬的堆疊（因需要的狹縫數(shù)量少而受用戶歡迎）可能包含四個(gè)以上的通道，它們需要被分成多個(gè)周期組。

通過(guò)使用刻蝕工藝來(lái)穿透一部分層，將通道組隔離，有效地使用幾個(gè)浮動(dòng)?xùn)偶?jí)層作為選擇器晶體管：

支撐列影響分析

由于3D NAND的制造工藝非常復(fù)雜，因而我們很難全面理解在存儲(chǔ)容量和穩(wěn)定性方面的各種權(quán)衡因素，以及由于在堆疊中添加更多層、臺(tái)階分區(qū)、層穿透而導(dǎo)致的其他屬性變化。

以下所示的虛擬工藝模型模擬了建議的制造步驟。我們使用SEMulator3D?來(lái)測(cè)試不同支撐列數(shù)量和接觸通孔尺寸產(chǎn)生的結(jié)果。

所添加的列用于在去除階梯層之間的犧牲材料過(guò)程中支撐整個(gè)結(jié)構(gòu)，它的孔由刻蝕形成，并用二氧化硅填充。

在對(duì)Semulator3D模型執(zhí)行的電氣分析中，我們研究了隔離字線層，并模擬了列尺寸對(duì)電阻和字線電容的影響（在右圖中，孔直徑表示列寬度）：

擴(kuò)大支撐列可以提供更好的結(jié)構(gòu)穩(wěn)定性，但會(huì)增加字線電阻，占用更多的空間。

因此，在器件的結(jié)構(gòu)完整性允許的情況下，最大程度地減小支撐列的尺寸和數(shù)量對(duì)器件結(jié)構(gòu)是有幫助的。

本研究展示了分層3D NAND階梯結(jié)構(gòu)的實(shí)際工藝模型。我們還應(yīng)用了虛擬的制造技術(shù)，加深在使用支撐列增強(qiáng)高密度存儲(chǔ)結(jié)構(gòu)穩(wěn)定性過(guò)程中的各種權(quán)衡因素的理解。

審核編輯：劉清