文章來(lái)源：學(xué)習(xí)那些事

原文作者：趙先生

3D閃存有著更大容量、更低成本和更高性能的優(yōu)勢(shì)，本文介紹了3D閃存的制造工藝與挑戰(zhàn)。

使用 3D 閃存的意義

現(xiàn)存的包含 BE - SONOS 的 2D 閃存架構(gòu)，在 1x 納米節(jié)點(diǎn)處遭遇了密度集成難題，這與邏輯電路持續(xù)微縮時(shí)面臨的困境類似，即現(xiàn)有的結(jié)構(gòu)已無(wú)法契合繼續(xù)縮小尺寸后的性能需求。鑒于此，業(yè)界研發(fā)出 3D NAND 閃存架構(gòu)，旨在解決在追求更低每比特成本以及實(shí)現(xiàn)更高密度過(guò)程中所面臨的問(wèn)題。2012 年，韓國(guó)三星公司推出全球首款 3D NAND 閃存芯片，該芯片首次采用 32 層單層單元結(jié)構(gòu)（single - level cell，SLC），存儲(chǔ)單元以垂直方式堆疊成多層。相較于現(xiàn)有的 2D 閃存，這是一種更為先進(jìn)的閃存架構(gòu)。

從 2D 閃存向 3D 閃存過(guò)渡時(shí)，工藝環(huán)節(jié)需增添多層存儲(chǔ)單元以及各層之間的互連結(jié)構(gòu)。一款典型的 3D NAND 閃存芯片，層數(shù)可達(dá) 32 層、48 層、64 層、96 層，甚至 128 層。與 2D 閃存相比，層數(shù)的增加使得 3D 閃存的制造過(guò)程更為復(fù)雜且耗時(shí)。不過(guò)，多層架構(gòu)讓存儲(chǔ)器件在擁有更短連接路徑的情況下，得以實(shí)現(xiàn)更高的位密度，進(jìn)而展現(xiàn)出更優(yōu)的性能。3D 閃存具備以下優(yōu)勢(shì)：

容量?jī)?yōu)勢(shì)：與 2D NAND 閃存相比，3D NAND 閃存擁有更大的存儲(chǔ)容量與數(shù)據(jù)密度。通過(guò)堆疊多層存儲(chǔ)單元構(gòu)建三維存儲(chǔ)矩陣，在相同的芯片面積 —— 即占用空間內(nèi)，能夠提供更大的存儲(chǔ)容量。同理，更為密集的芯片可被集成到更緊湊、容量更高的設(shè)備之中。

成本優(yōu)勢(shì)：閃存與其他存儲(chǔ)技術(shù)一樣遵循每字節(jié)成本的關(guān)聯(lián)規(guī)律。相較于 2D NAND 閃存，3D NAND 閃存能夠顯著降低每字節(jié)成本。

性能與功率優(yōu)勢(shì)：當(dāng)存儲(chǔ)單元以 2D 矩陣布局時(shí)，數(shù)據(jù)移入和移出單元的距離存在限制。而這一距離等同于時(shí)間 —— 也就是延遲。為增大 2D 矩陣的存儲(chǔ)容量，這些距離以及延遲也必然隨之增加，這實(shí)際上降低了更大容量 2D NAND 閃存設(shè)備的性能。3D 閃存通過(guò)堆疊并互連閃存存儲(chǔ)單元層，能夠縮短物理距離，進(jìn)而減少延遲，使得在更高存儲(chǔ)容量下仍能維持較高性能。此外，3D NAND 閃存可實(shí)現(xiàn)單次寫入，功耗相較于 2D NAND 降低 50%。

閃存的制造工藝

在當(dāng)下的 3D NAND 閃存工藝技術(shù)領(lǐng)域，柵極形成工藝主要朝著兩個(gè)不同方向發(fā)展，分別為電荷陷阱工藝技術(shù)以及浮柵技術(shù)工藝。一方面，像三星、SK 海力士以及東芝等公司，正在運(yùn)用電荷陷阱閃存技術(shù)。該技術(shù)運(yùn)用氮化硅構(gòu)成的非導(dǎo)電層，此層環(huán)繞在單元的控制柵極周圍，能夠捕獲電荷，以此維持單元的完整性。與之形成對(duì)比的是，Intel 和美光公司并未選用電荷陷阱技術(shù)。相反，他們將原本應(yīng)用于 2D 閃存的浮柵結(jié)構(gòu)拓展至 3D NAND 閃存當(dāng)中。在浮柵結(jié)構(gòu)里，柵極本質(zhì)上是一種導(dǎo)體，而看似浮柵的電荷陷阱層實(shí)則為絕緣體。浮柵技術(shù)在實(shí)施過(guò)程中，涉及一些較為復(fù)雜的圖案化步驟，尤其是在制作垂直孔的側(cè)面時(shí)，圖案化操作難度較大，必須歷經(jīng)諸多額外的流程步驟。相對(duì)而言，電荷陷阱技術(shù)的優(yōu)勢(shì)在于無(wú)需進(jìn)行圖案化處理，然而其缺點(diǎn)在于電荷傳輸效率方面存在問(wèn)題，而這一問(wèn)題實(shí)際上也反映為成本問(wèn)題。圖 1 展示了不同公司所采用的 3D NAND 工藝技術(shù)情況。

圖1：現(xiàn)代3DNAND閃存結(jié)構(gòu)

以位列堆疊（bit column stacked，BiCS）架構(gòu)為例，3D NAND 閃存的具體工藝步驟如下：首先，在硅晶圓襯底之上制造一層 CMOS 邏輯芯片，將其作為外圍邏輯。同時(shí)，在襯底上構(gòu)建導(dǎo)電路徑，用于連接成對(duì)的相鄰列，隨后使用一層二氧化硅進(jìn)行絕緣處理。接著，在其頂部沉積導(dǎo)電多晶硅層，以此形成第一字線和控制柵極，并且讓二氧化硅層在多晶硅頂部生長(zhǎng)，目的是使其與后續(xù)將沉積在上方的多晶硅層相互絕緣。這一系列操作將重復(fù)多次，成對(duì)的多晶硅層和二氧化硅層會(huì)在整個(gè)晶片上層層堆疊，最終形成薄片結(jié)構(gòu)。這種結(jié)構(gòu)類似于蛋糕坯和糖霜交替層疊而成的夾心蛋糕，如圖 2（a）所示。

一旦在晶片上沉積了所需數(shù)量的上述層之后，便要在晶片上對(duì)圓孔陣列進(jìn)行圖案化處理，隨后將這些孔刻蝕貫穿所有層，直至抵達(dá)基板。圖 2（b）展示了其中一個(gè)孔的情況。這種刻蝕技術(shù)與 DRAM 溝槽單元技術(shù)類似，僅需一個(gè)掩模步驟，便能為器件中的所有層形成孔。即便串中可能包含 16、32、64 或更多數(shù)量的晶體管，也僅需這一個(gè)掩模步驟。相較于現(xiàn)今的 2D NAND 制造工藝，這無(wú)疑是一種極為經(jīng)濟(jì)高效的光刻技術(shù)。

接下來(lái)便是制作浮柵極和溝道孔的內(nèi)壁。首先，涂抹一層二氧化硅層 [見(jiàn)圖 2（c）]，以此創(chuàng)建柵極電介質(zhì)（即控制柵極和浮柵之間的電介質(zhì)）?？梢詫⑵湎胂鬄橐粋€(gè)襯在洞里的管子。其次，通過(guò)在二氧化硅層上沉積氮化硅層來(lái)制作浮柵，這就如同在管內(nèi)又形成了一個(gè)管 [見(jiàn)圖 2（d）]。隨后，在氮化硅層上再沉積另一個(gè)氧化物層，用于形成隧道電介質(zhì) [見(jiàn)圖 2（e）]，這便是排列在孔壁上的三個(gè)同心管中的第三個(gè)。最后，通過(guò)向其中沉積多晶硅 [見(jiàn)圖 2（f）]，來(lái)填充整個(gè)孔（或者在這些同心管在側(cè)壁上完成分層之后所剩余的空間）。BiCS 技術(shù)屬于一種電荷陷阱技術(shù)，因其使用的是絕緣層，所以即便每個(gè)單元的電荷陷阱之間并無(wú)差異，兩個(gè)相鄰的電荷陷阱也不會(huì)相互干擾。而且這一層完全無(wú)需進(jìn)行圖案化操作。

圖2：BICS構(gòu)架3DNAND閃存的基本工藝步驟

閃存的工藝挑戰(zhàn)

盡管 3D NAND 閃存的存儲(chǔ)單元結(jié)構(gòu)相對(duì)直觀易懂，然而，不管采用何種架構(gòu)，無(wú)論是電荷陷阱工藝技術(shù)，還是浮柵工藝技術(shù)，3D NAND 閃存的制造工藝都極為艱難復(fù)雜。從原始晶圓加工成完整的晶粒裸片或芯片，需歷經(jīng)數(shù)千個(gè)獨(dú)立工藝步驟。制造過(guò)程中，任何一處出現(xiàn)錯(cuò)誤或遭受污染，都可能產(chǎn)生缺陷，致使整個(gè)芯片報(bào)廢。因此，要實(shí)現(xiàn)高質(zhì)量制造，必須采取極為嚴(yán)格的污染預(yù)防措施，對(duì)制造過(guò)程進(jìn)行精準(zhǔn)控制，并確保材料純度極高。接下來(lái)，主要探討現(xiàn)代 3D 閃存工藝面臨的難點(diǎn)與挑戰(zhàn)。

1) 交替層的堆疊沉積

在 2D NAND 的制造中，先進(jìn)的光刻技術(shù)起著關(guān)鍵作用。但在 3D NAND 制造里，供應(yīng)商采用的是 40nm 至 20nm 的后緣設(shè)計(jì)規(guī)則。雖說(shuō)先進(jìn)光刻技術(shù)仍在使用，可已不再是最關(guān)鍵的環(huán)節(jié)。對(duì)于 3D NAND 而言，工藝挑戰(zhàn)已從光刻工藝轉(zhuǎn)移至沉積工藝與刻蝕工藝。實(shí)際上，3D NAND 為業(yè)界帶來(lái)了諸多全新且難度頗高的工藝步驟。通過(guò)將位串拓展至第三維度，該技術(shù)雖緩解了諸多圖案微縮難題，卻引入了一些極為復(fù)雜的新流程。這些流程的一致性至關(guān)重要，挑戰(zhàn)主要聚焦于對(duì)幾個(gè)關(guān)鍵流程的可變性控制。

3D NAND 的工藝流程始于襯底。隨后，供應(yīng)商便面臨首個(gè)主要挑戰(zhàn) —— 交替堆疊沉積。利用化學(xué)氣相沉積（CVD）技術(shù)，交替堆疊沉積指的是在基板上逐層沉積并堆疊薄膜的過(guò)程。這一過(guò)程恰似制作夾心蛋糕，簡(jiǎn)單來(lái)講，就是先在基板上沉積一層材料，接著在其上再沉積另一層材料，如此重復(fù)多次，直至特定器件達(dá)到所需的層數(shù)。不同制造商采用不同的材料組合來(lái)構(gòu)建層堆棧。比如，三星公司在硅襯底上交替沉積氮化硅和二氧化硅層；東芝的 3D NAND 技術(shù)則由導(dǎo)電多晶硅和絕緣二氧化硅的交替層構(gòu)成。交替堆疊沉積必須具備良好的均勻性與低缺陷率。所有沉積層的均勻性都要好，這樣才能實(shí)現(xiàn)良好的應(yīng)力控制。由于交替的薄膜各不相同，對(duì)于每一層薄膜，都可能因材料不匹配而產(chǎn)生應(yīng)力問(wèn)題。而且，隨著 3D NAND 閃存層數(shù)的增加，工藝難度與挑戰(zhàn)也在持續(xù)攀升。

2) 高深寬比刻蝕

完成交替堆疊沉積步驟后，需在表面施加硬掩模，并進(jìn)行圖案化處理，以形成所需的孔。此時(shí)便進(jìn)入工藝流程中最為棘手的部分 —— 高深寬比刻蝕，即從器件頂部向襯底刻蝕微小的溝槽或通道。為了說(shuō)明這一步驟的復(fù)雜程度，以某類 3D NAND 芯片為例，同一芯片中存在 250 萬(wàn)個(gè)微小通孔，且每個(gè)通孔都必須保持平行且均勻。目前的高深寬比刻蝕工具能夠滿足 32 層和 48 層器件的需求，對(duì)于這些芯片，深寬比范圍在 30:1 至 40:1 之間。這種刻蝕過(guò)程極為復(fù)雜，要在大量刻蝕過(guò)程中保持高度的統(tǒng)計(jì)學(xué)一致性，對(duì)存儲(chǔ)設(shè)備的性能有著極為嚴(yán)苛的要求。而對(duì)于 64 層及以上的芯片，以目前的刻蝕能力而言，難度過(guò)高，現(xiàn)有的刻蝕和硬掩模技術(shù)未必適用于 60:1 或 70:1 這樣的高深寬比。

因此，NAND 供應(yīng)商目前同時(shí)推進(jìn)兩條技術(shù)發(fā)展路徑。第一條路徑是等待下一代高深寬比刻蝕工具以及其他相關(guān)技術(shù)的問(wèn)世。一旦刻蝕機(jī)按時(shí)研發(fā)完成，現(xiàn)有的 3D NAND 技術(shù)將按照如下順序?qū)崿F(xiàn)擴(kuò)展：從現(xiàn)有的 32 層和 48 層，逐步發(fā)展到 64 層，進(jìn)而邁向 96 層，最終達(dá)到 128 層。而在第二條路徑中，NAND 制造商致力于開(kāi)發(fā)下一代串堆疊技術(shù)。所謂串堆疊技術(shù)，簡(jiǎn)言之，就是把多個(gè) 3D NAND 閃存器件進(jìn)行堆疊，并且每個(gè)器件之間可能會(huì)用絕緣層加以隔離。例如，制造商計(jì)劃開(kāi)發(fā) 48 層的 3D NAND 閃存器件，這一過(guò)程需要?dú)v經(jīng)前文所提及的各類工藝流程，諸如交替層沉積、刻蝕等操作。供應(yīng)商會(huì)采用同樣的流程制造出另外的 48 層 NAND 芯片，之后將它們堆疊在一起。需要注意的是，該工藝并不局限于 48 層芯片。倘若相關(guān)技術(shù)成熟，制造商甚至可以對(duì) 64 層、96 層乃至 128 層的芯片進(jìn)行堆疊。從理論層面考量，通常會(huì)優(yōu)先選用 32 層和 48 層芯片來(lái)實(shí)施串堆疊，原因在于相較于 96 層或 128 層芯片，單個(gè) 32 層或 48 層器件所承受的應(yīng)力相對(duì)較小。

然而，最終帶有串堆疊的 3D NAND 技術(shù)或許會(huì)在堆疊層數(shù)達(dá)到 300 層左右時(shí)遭遇瓶頸。隨著堆疊層數(shù)的增加，因堆疊過(guò)程中產(chǎn)生的缺陷而導(dǎo)致的良品率損失會(huì)持續(xù)攀升，這無(wú)疑將成為限制技術(shù)發(fā)展的一大因素。此外，所有堆疊的薄膜材料都會(huì)受到應(yīng)力方面的制約?？梢源_定的是，字符串堆疊技術(shù)目前仍存在諸多未知因素以及挑戰(zhàn)。即便不考慮字符串堆疊技術(shù)，整個(gè)行業(yè)在 3D NAND 技術(shù)領(lǐng)域依舊面臨著一些難題。無(wú)論處于何種情形，業(yè)界都必須持續(xù)深入研究并完善 3D NAND 的各個(gè)工藝步驟。否則，該項(xiàng)技術(shù)的成本仍將居高不下。

3) 金屬沉積

在完成柵極的制作后，接下來(lái)的通孔形成工藝同樣充滿挑戰(zhàn)。此環(huán)節(jié)需要借助金屬沉積步驟，利用金屬導(dǎo)體對(duì) 3D NAND 閃存器件進(jìn)行回填操作。

通常情況下，會(huì)選用鎢作為回填通孔孔洞的材料。這一沉積步驟極具難度，因?yàn)樗鼘儆诜且暰€沉積方式。倘若沒(méi)有合理設(shè)計(jì)工藝流程，在沉積過(guò)程中極有可能錯(cuò)誤地鍍出金屬鎢的前體金屬。這些前體金屬在進(jìn)入接觸柱孔洞時(shí)，可能會(huì)立刻脫落，進(jìn)而導(dǎo)致接觸柱出現(xiàn)空隙。