邏輯功能的門級實(shí)現(xiàn)受門扇入的限制。本文探討了邏輯分解、分組和電平增加，以在有限的輸入門下實(shí)現(xiàn)邏輯功能。

了解如何利用 組合邏輯功能 并簡化組合邏輯電路！為了理解與這些過程相關(guān)的挑戰(zhàn)，讓我們首先建立一個(gè)真實(shí)世界的例子來演示這個(gè)概念。

為什么柵極輸入的數(shù)量有限？

想象一下，我們正在設(shè)計(jì)一個(gè)邏輯系統(tǒng)，以便在六個(gè)緊急出口中的任何一個(gè)打開時(shí)啟動(dòng)警報(bào)信號（S）。報(bào)警系統(tǒng)的輸出通常為高電平（邏輯 1），并通過變低（邏輯

0）來啟動(dòng)報(bào)警。門傳感器（標(biāo)記為 a 到 f）在關(guān)閉時(shí)分別輸出邏輯 0，打開時(shí)輸出邏輯 1。

我們可以很容易地將此邏輯函數(shù)表示為：

在具有六輸入NOR門的單級邏輯功能中實(shí)現(xiàn)這一點(diǎn)非常簡單。從理論上講，我們可以擴(kuò)展圖1所示的雙輸入NOR門的設(shè)計(jì)，以支持所需的6個(gè)輸入。

圖1. CMOS 2 輸入 NOR 柵極

六個(gè)并聯(lián)的NMOS晶體管不一定是問題。然而，由于電源電壓有限（V日嘎）。因此，基本邏輯門通常限制為某個(gè)最大輸入數(shù)（通常為四個(gè)）。邏輯門的輸入數(shù)量稱為扇入。

使用具有有限輸入的門進(jìn)行分組設(shè)計(jì)

對于我們的報(bào)警系統(tǒng)問題，我們可以對輸入進(jìn)行分組和因子分解，以允許我們使用門實(shí)現(xiàn)組合電路設(shè)計(jì)，每個(gè)門最多有三個(gè)輸入。對于低壓邏輯過程來說，這是一個(gè)更合理的扇入。

實(shí)現(xiàn)此目的的一種可能的分解是：

這里的結(jié)果是一個(gè)兩電平邏輯系統(tǒng)，如圖2所示，其中所有三個(gè)門最多有三個(gè)輸入。

圖2. 報(bào)警系統(tǒng)的門級邏輯限制為最多 3 個(gè)輸入門

實(shí)現(xiàn)具有有限扇入的復(fù)雜邏輯功能

對于更復(fù)雜的邏輯功能，可以根據(jù)需要重復(fù)分解、重新分組和增加邏輯電平數(shù)的過程，直到所有門都達(dá)到所用邏輯技術(shù)的最大扇入限制。

讓我們仔細(xì)看看一個(gè)更復(fù)雜的邏輯函數(shù)，由 卡諾地圖 圖3。

圖3. 卡諾地圖

我們可以通過對相鄰 1 的項(xiàng)進(jìn)行分組，從 Karnaugh 映射中推導(dǎo)出邏輯方程。首先，我們可以對頂行進(jìn)行分組，如圖 4 所示。

圖4. 卡諾地圖的術(shù)語分組

對于頂行，我們可以將部分邏輯函數(shù)導(dǎo)出為：

類似地，我們可以創(chuàng)建相鄰 1 項(xiàng)的四個(gè)附加分組，如圖 5 所示。

圖5. 卡諾地圖的附加術(shù)語分組

對于這四個(gè)分組，我們可以推導(dǎo)出邏輯函數(shù)的其余項(xiàng)：

此功能現(xiàn)在可以通過最大扇入為三個(gè)的門來實(shí)現(xiàn)。由此產(chǎn)生的門級邏輯功能如圖6所示。

圖6. 用于邏輯功能的門級邏輯限制為最大三輸入門

門級邏輯綜合

在現(xiàn)代數(shù)字集成電路設(shè)計(jì)中，最常見的是，邏輯功能轉(zhuǎn)換為門級實(shí)現(xiàn)將通過門級邏輯合成過程執(zhí)行。數(shù)字標(biāo)準(zhǔn)單元邏輯庫將具有一套邏輯門，用于在硬件中創(chuàng)建所需的功能。電子設(shè)計(jì)自動(dòng)化（EDA）軟件將轉(zhuǎn)換以更高級語言描述的邏輯功能，例如

威瑞洛格 變成僅使用庫中可用的門的物理門級實(shí)現(xiàn)。

標(biāo)準(zhǔn)單元庫中可用柵極的扇入將受到目標(biāo)半導(dǎo)體工藝以及電壓和溫度工作條件的限制。因此，EDA

軟件必須執(zhí)行本文中所述邏輯電平數(shù)的分解、重新分組和增加。

門級邏輯仿真

在理想的邏輯仿真中，輸出會(huì)隨著輸入的任何變化而瞬時(shí)變化。在實(shí)際系統(tǒng)中，存在“傳播延遲”，因?yàn)檩斎腚妷鹤兓ㄟ^電路中的晶體管傳播以引起輸出電壓的變化。輸出負(fù)載以及輸入和輸出信號的上升和下降時(shí)間也會(huì)影響整個(gè)電路信號的傳播特性。

時(shí)序圖

讓我們看一下逆變器時(shí)序圖的簡單示例，如圖7所示。當(dāng)輸入 x 改變邏輯狀態(tài)時(shí)，輸出在延遲后會(huì)發(fā)生變化。

在本例中，下降輸出傳播延遲df比上升輸出傳播延遲dr更短，斜率更陡。延遲在兩個(gè)邏輯電平之間的50%電平上測量。這種類型的不對稱響應(yīng)將發(fā)生在CMOS逆變器中，其中NMOS和PMOS晶體管尺寸相同。NMOS晶體管的較高驅(qū)動(dòng)電流將比PMOS晶體管拉高輸出的速度更快。

圖7. 逆變器的時(shí)序圖

時(shí)序圖還可用于評估具有多個(gè)輸入和門的邏輯電路。在圖8的示例電路中，輸入端的變化 一個(gè) 通過第一個(gè) NAND 門傳播到輸出 x 具有輸入至輸出傳播延遲

d.

圖8. 多電平邏輯電路的時(shí)序圖

值的變化 x 然后通過第二個(gè) NAND 門傳播到輸出 y 具有額外的傳播延遲 d。因此，總傳播延遲從 一個(gè) 自 y 為 2d.