作者：Suhel Dhanani

AMD 自適應(yīng) SoC 與 FPGA 事業(yè)部軟件市場營銷總監(jiān)

由于市場環(huán)境日益復(fù)雜、產(chǎn)品競爭日趨激烈，為了加快推出新型自適應(yīng) SoC 和 FPGA 設(shè)計，硬件設(shè)計人員和系統(tǒng)架構(gòu)師需要探索更為高效的全新工作方式。AMD Vivado設(shè)計套件可提供易于使用的開發(fā)環(huán)境和強大的工具，有助于加速大型自適應(yīng) SoC 和FPGA等系列產(chǎn)品的設(shè)計與上市。

現(xiàn)在，我很高興為大家詳細(xì)介紹 AMD 最新發(fā)布的 Vivado 設(shè)計套件2023.2 ，以及它的更多優(yōu)勢——將幫助設(shè)計人員快速實現(xiàn)目標(biāo) Fmax，在實現(xiàn)之前精確估算功耗需求，并輕松滿足設(shè)計規(guī)范。

使用新的布局和布線特性

快速實現(xiàn)目標(biāo) Fmax

基于 Vivado 設(shè)計套件的智能設(shè)計運行 （ IDR ）、報告 QoR 評估 （ RQA ）和報告 QoR 建議 （ RQS ）等差異化功能，2023.2 版本提供的新特性可幫助設(shè)計人員和架構(gòu)師快速實現(xiàn) Fmax 目標(biāo)。

舉例來說，Versal SSIT器件中的超級邏輯區(qū)域（ SLR ）交叉布局和布線目前已通過新算法實現(xiàn)自動化，從而將最大限度地提高性能。我們針對AMD Versal 設(shè)計添加了多線程器件鏡像生成支持，有助于加速比特流生成。

上述改進(jìn)旨在幫助設(shè)計人員快速實現(xiàn)其性能目標(biāo)。

使用更新的 Power Design Manager 工具

改進(jìn)功耗估算

需要特別指出的是，我們在 2023.2 版本中擴(kuò)展了 Power Design Manager（ PDM ）工具的可用性，從僅支持 Versal 器件擴(kuò)展到同時支持大多數(shù) UltraScale+ 器件，使設(shè)計人員在專注于設(shè)計實現(xiàn)方案之前，能夠比以往任何時候都要更輕松地精確估算功耗。

PDM 可提供易于使用的界面和增強的向?qū)?，支持針對最?AMD 自適應(yīng) SoC 和 FPGA 中的硬 IP 塊進(jìn)行功耗估算。它使用最新的特性描述模型確保功耗估算準(zhǔn)確性，并幫助平臺為未來的熱能及供電做好準(zhǔn)備。

此外，CSV文件也可導(dǎo)入和導(dǎo)出，而 PDM 數(shù)據(jù)則能輕松轉(zhuǎn)換為可讀取的文本報告。

上述變化支持 Xilinx Power Estimator（ XPE ）能夠無縫直觀地過渡到 PDM。

使用新增功能輕松創(chuàng)建和調(diào)試設(shè)計

與此同時，我們還添加了其它特性，使復(fù)雜設(shè)計的創(chuàng)建、仿真和調(diào)試工作變得輕松易行。IP 集成器中面向 Versal 器件的新的地址路徑可視化、增強的 DFX 平面圖可視化，以及在相同設(shè)計中新增了對 Tandem 配置和 DFX 的支持，所有這些新特性都將為簡化設(shè)計過程提供助力。

其它關(guān)鍵更新包括：擴(kuò)展了對 SystemC 測試臺的 VCD 支持，以協(xié)助調(diào)試功能；此外還添加了 STAPL 支持，以在編程環(huán)境中針對 UltraScale+ 和 Versal 設(shè)計驗證 JTAG鏈。利用最新版解決方案，設(shè)計人員能夠更輕松地設(shè)計 UltraScale+ 和 Versal 器件。

使用 Vivado設(shè)計套件

高效實現(xiàn)自適應(yīng) SoC 和 FPGA 設(shè)計

我們相信，Vivado 設(shè)計套件2023.2 所包含的更新將幫助硬件設(shè)計人員和系統(tǒng)架構(gòu)師更輕松快速地跟進(jìn)不斷變化的市場需求，同時還能將高性能與快速產(chǎn)品上市進(jìn)程兼而得之。作為您的合作伙伴，我們始終致力于不斷改進(jìn)優(yōu)化設(shè)計工具，幫助您充分發(fā)揮 AMD 自適應(yīng) SoC 和 FPGA 產(chǎn)品解決方案的強大功能。

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