DPT Double Patterning Technology。double pattern就是先進(jìn)工藝下底層金屬/poly加工制造的一種技術(shù)，先進(jìn)工藝下，如果用DUV，光的波長已經(jīng)無法直接刻出很小的尺寸了（寬度或者間距），所以可以用兩層甚至更多層mask來制造一層金屬，如下圖所示，所以可以看到版圖中有紅色和綠色（但看一種顏色，它們的間距光刻是可以加工的）。工藝有LELE（光刻 刻蝕 光刻 刻蝕）、LFLE（光刻 freeze 光刻 刻蝕）、SADP（自對準(zhǔn)double patterning），以后有空也會(huì)專門介紹一下這些工藝。

FinFET是什么？請簡要畫出FinFET的三維結(jié)構(gòu)，并解釋FinFET技術(shù)有什么優(yōu)缺點(diǎn)以及相應(yīng)的原因。

參考答案：

FinFET全稱Fin Field-Effect Transistor，中文名叫鰭式場效應(yīng)晶體管，與平面工藝最大的不同之處是：平面工藝有效溝道只有柵下面的一段，而FinFET則是把柵立了起來，柵包圍著溝道，溝道由1個(gè)面增大到了3個(gè)面，因此柵的控制能力更強(qiáng)了，漏電流會(huì)降低，另外MOS管的飽和電流會(huì)增大，因此Cell驅(qū)動(dòng)能力會(huì)提升，器件速度更快。缺點(diǎn)是在小的面積下有更大的電流，熱量不好散發(fā)出去，因此對散熱的要求會(huì)更高。

與之類似，GAA則是FinFET結(jié)構(gòu)的一個(gè)升級(jí)，由原來的3面的柵升級(jí)為了4面環(huán)柵，且可以堆疊多層，因此以上特性會(huì)得到進(jìn)一步提升。

可以提出一個(gè)類似的問題：

請說出MOS結(jié)構(gòu)有哪些種，它的演變路線以及GAA以及MBCFET的結(jié)構(gòu)與特點(diǎn)

參考答案：

平面工藝到FinFET以及GAA的演變：

GAA(Gate-All-Around):

與前面的FinFET類似，GAA則是FinFET結(jié)構(gòu)的一個(gè)升級(jí)，由原來的3面的柵升級(jí)為了4面環(huán)柵，且可以堆疊多層，因此以上特性會(huì)得到進(jìn)一步提升。這種中間堆疊的是尺寸較小的納米線Nanowire，這種需要堆疊的數(shù)量比較多，且加工難度相對比較大。

三星提出了另一種的GAA結(jié)構(gòu)-MBCFET，它用納米片取代了納米線，因此加工會(huì)相對容易一點(diǎn)，且能得到類似的性能。

問題：

星主，請問有關(guān)cut metal的相關(guān)概念和常見drc問題能不能有些講解，比如CM0的spacing問題如何修復(fù)，這一層是什么時(shí)候加上的，pr工具里看不到這些層但eco后版圖里報(bào)了一些相關(guān)的錯(cuò)誤，謝謝

參考答案：

不同時(shí)鐘串在一個(gè)chain的時(shí)候中間要加lockup latch，因?yàn)椴煌瑫r(shí)鐘的latency不同，setup有充足的margin，而hold就很容易有問題了，加上lockup latch之后可以借半個(gè)周期的時(shí)間，對hold有利，一般加了之后就不會(huì)有timing問題了。

backend弟中弟 提問：星主您好，有幾個(gè)面試問題請教您.

1.flip-chip 與 wirebond 的區(qū)別？我回答了下面幾個(gè)，當(dāng)時(shí)也就想到這幾個(gè)了，您能補(bǔ)充一下嗎？

1.RDL層的厚度不一樣；flip-chip會(huì)更厚一點(diǎn)；這里追問了為什么？沒回答上來.

2.Flip-chip通過RDL層將信號(hào)從IO連到core 的中的bump上，bump就是一塊八變形的金屬塊；Wirebond封裝是直接將pad放在IO上，封裝的時(shí)候后從pad上打金線過去。

3.flip-chip的優(yōu)點(diǎn)，有利于時(shí)序以及IR，一般用在比較規(guī)模比較大的芯片，追問多大算大？然后后面又問了，為什么這個(gè)項(xiàng)目用flip-chip的封裝，我當(dāng)時(shí)可能也沒回答好？

2.后端中你認(rèn)為比較有難度的環(huán)節(jié)是哪個(gè)環(huán)節(jié)，有時(shí)候還需要有一些創(chuàng)新的方法來解決問題的，為什么？我回答的是floorplan，但是好像不是面試官想要的答案。

謝謝啦。

星主你好！想請問一個(gè)面試的問題。

面試官：Finfet與傳統(tǒng)cmos器件有什么區(qū)別（這個(gè)問題不用此處回答，能答上來）？他們在實(shí)際項(xiàng)目中有啥值得注意的地方，比如floorplan階段？或者比如在DRC方面有何影響？會(huì)不會(huì)存在檢查不到的情況？（這個(gè)沒答上來。）他接著說你可以關(guān)注macro或者cell的user guide（太細(xì)了，這個(gè)沒怎么關(guān)注過）。

亞穩(wěn)態(tài)與兩級(jí)reg解決亞穩(wěn)態(tài)問題的原理以及synchronizer的verilog

標(biāo)簽：sync 后端知識(shí) 亞穩(wěn)態(tài)

匿名用戶 提問：星主，想問問您兩個(gè)關(guān)于“打拍”的問題。

1.圖里對sig打拍采樣，我不解的是：第一拍是亞穩(wěn)態(tài)，我本來是想采sig的高電平1，結(jié)果亞穩(wěn)態(tài)最終穩(wěn)定在0了，那后面打這一拍也沒意義呀，把想要的信號(hào)都錯(cuò)過了…

2.圖里的Verilog，要是想對frame打兩拍去采樣，應(yīng)該咋改??？

麻煩您了。

問題：

請問，新接觸一個(gè)工藝，怎么看這個(gè)工藝是不是double pattern的呢？不是T的，也不是smic，不是GF，不是三星

標(biāo)簽：DPT 先進(jìn)工藝

回答：看tf里面對應(yīng)的layer后邊的numMasks，如果有這個(gè)屬性， 且值大于1就是dpt的，techLEF也是類似

匿名用戶 提問：starRC抽取寄生參數(shù)時(shí)，需要導(dǎo)入std，memory，sub block的gds嗎？怎么導(dǎo)入？如果不需要導(dǎo)入的話，看不到這些ip及block的金屬層，抽取的rc準(zhǔn)確嗎

標(biāo)簽：StarRC軟件教程

回復(fù)：

對于sub block，只用DEF就好了。

對于std cell, memory，項(xiàng)目早期對精度要求沒有那么嚴(yán)格，或者GDS沒有的情況下，可以用LEF DEF，在項(xiàng)目后期signoff的時(shí)候，需要指定GDS。沒有GDS的話提取與真實(shí)情況會(huì)有一些偏差。

審核編輯：湯梓紅