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淺談Verilog中casex語(yǔ)句

全棧芯片工程師 ? 來(lái)源:全棧芯片工程師 ? 2023-12-07 11:35 ? 次閱讀

代碼如下,大家看到這個(gè)代碼有什么體會(huì)?綜合會(huì)有什么Warning?

c50ab370-94aa-11ee-939d-92fbcf53809c.png

綜合會(huì)有告警如下:

c5132c12-94aa-11ee-939d-92fbcf53809c.jpg

注意:casez與casex都不可綜合,多用于仿真。

casex、 casez 語(yǔ)句是 case 語(yǔ)句的變形。

在casex中,casex允許"x"、"z"和"?"值在比較時(shí)被當(dāng)做不關(guān)心的值。

在casez中,casez允許"z"和"?"對(duì)應(yīng)的bit在比較時(shí)會(huì)被忽略,x不會(huì)被忽略。

casex 用"x" 來(lái)表示無(wú)關(guān)值

casez 用"?" 來(lái)表示無(wú)關(guān)值

兩者的實(shí)現(xiàn)的功能是完全一致的,語(yǔ)法與 case 語(yǔ)句也完全一致。

在case item中,0、1、z、x都是要比較的,不會(huì)忽略。

但是我們可以使用casez忽略某些bit位。在使用casez時(shí),最好使用?表示比較時(shí)要忽略的對(duì)應(yīng)比特。

case語(yǔ)句當(dāng)條件互斥時(shí)是沒(méi)有優(yōu)先級(jí),但是條件選項(xiàng)不要求互斥。雖然這些條件選項(xiàng)是并發(fā)比較的,但執(zhí)行效果是誰(shuí)在前且條件為真誰(shuí)被執(zhí)行,詳細(xì)內(nèi)容分享在知識(shí)星球。

審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:Verilog中有casex? 注意,綜合會(huì)告警!

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