本文作者：AMD 工程師Kathy Ren

AMD Versal 自適應 SoC器件上 DDR4 硬核控制器 DDRMC 跑仿真時，按照 IP 的默認設置，在 IP wizard 中使能了“Internal Responder”，就可以直接進行仿真了。這種方法非常的簡單，但是，DDR4 這一側的模型包含在內(nèi)部，接口信號隱藏了，所以用戶無法直接觀察到 DDR4 管腳上的波形。

如果需要看到 DDR4 管腳這一側的信號，則需要通過修改設計，把 Memory 廠商提供的仿真模型外接到 DDRMC 上，再去進行仿真。

具體操作的流程如下：

1. AXI NOC IP中去掉 “Enable Internal responder”的勾選。

2. 從 Micron 官網(wǎng)上下載最新版本的 DDR4 仿真模型：

https://www.micron.cn/

3. 在 Testbench 中例化 Micron DDR4 仿真模型，并設置 Memory 數(shù)據(jù)寬度，容量等相關參數(shù)。

4. 在 Source File Properties 窗口中選擇 General -> Type。修改 design_1_wrapper.v 的文件類型，從Verilog改成 SystemVerilog。

5. 在 design_1_wrapper.v 文件中添加容量配置，如下：

import arch_package::*;
parameter UTYPE_density CONFIGURED_DENSITY = _4G; //BASED ON DRAM(COMPONENT) DENSITY

6. 確認命令地址信號的位寬和模型的正確連接。注意，當選項 COMMAND ADDRESS MIRRORING 打開的時候，每個 Rank 的 Bank Group 和 Bank 地址線都要單獨生成。

7. 通過 Tcl 使能模式寄存器的初始化流程：

set_property CONFIG.MC_XLNX_RESPONDER "false" [get_ips design_1_axi_noc_0_0]

8. 點擊“Run Simulation”或者運行腳本 launch_simulation 開始仿真。