提要

本期課堂，我們將繼續(xù)深入CMOS邏輯IC的使用注意事項，介紹如何應對電路中的危害、亞穩(wěn)態(tài)、鎖存以及ESD防護等問題。

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危害的問題

如果是由OR（或）、AND（與）和其它門組成的多輸入組合邏輯，輸入信號變化時序的微小差異會導致短暫的須狀脈沖，這即是所謂的危害。

讓我們看一下危險是如何因信號延遲的差異而發(fā)生的。在下方所示的電路圖中，假設A和B同時發(fā)生信號上升沿。施加到B的信號通過反相器到達AND（與）門。由于從B進入AND（與）門的信號因反相器而延遲，AND（與）門將在不同的時序接收到輸入信號A和C，所以可能會在Y輸出處產(chǎn)生高脈沖。

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危害的對策

組合邏輯的設計應確保避免從輸入的同步變化產(chǎn)生所需的輸出值。使用觸發(fā)器調(diào)整輸出時序也有助于消除危害。除了信號時序差異外，緩慢變化的輸入也可能導致危害。使用帶有施密特觸發(fā)器輸入的邏輯門，可以防止因緩慢變化的輸入引起的危害。

亞穩(wěn)態(tài)的問題

同步時序電路的輸出有可能會維持一種稱為亞穩(wěn)態(tài)的不穩(wěn)定平衡狀態(tài)，具體將取決于將被鎖存的數(shù)據(jù)信號相對于時鐘信號的時序。當不滿足數(shù)據(jù)表中顯示的輸入建立和保持時間（ts和th）要求時，時序電路將進入亞穩(wěn)態(tài)。

當有源輸入（如時鐘信號）和無源輸入（如數(shù)據(jù)信號）彼此異步時，可能發(fā)生亞穩(wěn)態(tài)。為防止時序電路進入亞穩(wěn)態(tài)，必須滿足數(shù)據(jù)表中所示的推薦時序條件。

例如，當CK和D輸入異步時，它們可以如下所示進行同步。但在這種情況下，應注意CK的周期和傳播延遲。如果它們接近，數(shù)據(jù)信號可能不會傳播到第二個觸發(fā)器。

下圖所示的同步器由兩個觸發(fā)器組成。第一個觸發(fā)器將防止tpd增加并防止危害轉(zhuǎn)移到第二個觸發(fā)器的輸出。即使在這種情況下，當CK1和CK2之間的相位差接近第一個觸發(fā)器的CK至Q延遲（tpd）時，仍需注意。

注：如果兩個觸發(fā)器不能根據(jù)同樣的時鐘進行工作，可以創(chuàng)建與CK1同步的反相時鐘并將其用作CK2（如CK2＝／CK1）以避免亞穩(wěn)態(tài)。

Q

鎖存的問題

鎖存是由可控硅整流器（SCR）產(chǎn)生的CMOS集成電路的特有現(xiàn)象。

讓我們以n基板上形成的CMOS邏輯IC為例進行說明。CMOS邏輯IC具有各種寄生雙極晶體管（Q1至Q6），內(nèi)部將形成雙向可控硅電路。鎖存的一個常見原因是CMOS IC輸入或輸出引腳上的噪聲、浪涌電壓或浪涌電流過大。另一個原因是供電電壓發(fā)生急劇變化。在這種情況下，內(nèi)部雙向可控硅電路將導通，導致即使在觸發(fā)信號斷開時仍有過大的電流繼續(xù)在VCC和GND之間流動，最終導致IC損壞。

下面簡要介紹導致鎖存的過程。

下圖顯示了包含寄生結(jié)構(gòu)的CMOS電路的等效電路。在n溝道MOSFET側(cè)的p阱中形成NPN晶體管（Q2），而在p溝道MOSFET側(cè)的n基板中形成PNP晶體管（Q1）。寄生電阻（RS和RW）也存在于IC引腳之間。寄生元件（Q1和Q2）形成晶閘管。

例如，如果電流由于外部原因流入n基板，則n基板中的電阻器RS將發(fā)生電壓降。結(jié)果，Q1導通，使得電流從VCC經(jīng)由p阱中的電阻器RW流向GND。流過RW的電流在RW上產(chǎn)生一個電壓差，這使得Q2導通，使電流流過RS。由于這將進一步增加RS上的電壓差，所以Q1和Q2保持導通。因此，電流繼續(xù)增加。如上所述，當p阱中的RW和n基板中的RS都發(fā)生電壓差時，CMOS IC將出現(xiàn)鎖存問題。

A

鎖存的對策

在額定條件下使用。如果對IC施加過大的浪涌，建議如下圖所示在IC接口增加一個保護電路。

ESD防護的問題

CMOS邏輯IC提供符合國際標準的靜電放電（ESD）抗擾度。接觸較高的靜電放電可能會導致CMOS邏輯IC故障或永久性損壞。因為CMOS邏輯IC輸入門的氧化膜非常?。◣装僦翈浊О＃运赡軙粠装俚綆浊Х氐腅SD損壞。

為防止這種情況，每個輸入引腳通常提供ESD保護電路。但這種保護有限。對可能接觸過度ESD的輸入端插入外部ESD保護二極管（例如，連接到電路板外部接口的輸入端）。

東芝提供多種ESD模型。其中，人體模型（HBM）最為常見，該模型的特點是易受人體可能產(chǎn)生的ESD損害的影響。關(guān)于人體電容有許多討論。對于靜電放電抗擾度測試，將使用一個100 pF電容器和一個1500 Ω放電電阻器模擬帶電人體。在測試過程中，電容器充滿電，然后通過電阻器放電。

HBM測試電路

至此，關(guān)于CMOS邏輯IC使用注意事項的內(nèi)容就全部結(jié)束啦！希望通過這幾篇文章，能夠助您在電路設計中突破難關(guān)、提升工作效率。未來隨著技術(shù)的不斷進步，新的材料、新的IC設計和制造技術(shù)將不斷涌現(xiàn)，芝子期待與您一起探索電子設計的新邊界，共同創(chuàng)造更加智能、高效和可靠的電子系統(tǒng)。

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