概述
AD9544的10個(gè)時(shí)鐘輸出與最多四個(gè)輸入基準(zhǔn)電壓源之一同步。數(shù)字鎖相環(huán)(DPLL)可減少與外部基準(zhǔn)電壓源相關(guān)的時(shí)序抖動(dòng)。借助數(shù)字控制環(huán)路和保持電路，即使所有參考輸入都失效，也能持續(xù)產(chǎn)生低抖動(dòng)輸出信號(hào)。

AD9544采用48引腳LFCSP (7 mm × 7 mm)封裝，額定溫度范圍為?40°C至+85°C。

請(qǐng)注意，在整篇數(shù)據(jù)手冊(cè)中，多功能引腳（如SDO/M5）由整個(gè)引腳名稱或引腳的單個(gè)功能表示；例如M5即表示僅與此功能相關(guān)。
數(shù)據(jù)表：*附件：AD9544四通道輸入、10路輸出、雙通道DPLL、1pps同步器和抖動(dòng)清除器技術(shù)手冊(cè).pdf

應(yīng)用

• SyncE 和 GPS 同步和抖動(dòng)清除
• 光傳輸網(wǎng)絡(luò)(OTN)、SDH、宏和小型蜂窩基站
• 具有抖動(dòng)凈化功能的OTN映射/解映射
• 小基站時(shí)鐘，包括基帶和無線電
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖動(dòng)清除及相位瞬態(tài)控制
• JESD204B 支持模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 時(shí)鐘
• 有線基礎(chǔ)設(shè)施
• 載波以太網(wǎng)

特性

• 雙路DPLL可同步1 Hz至750 MHz物理層時(shí)鐘，提供高噪聲參考源的頻率轉(zhuǎn)換以及抖動(dòng)凈化功能
• 符合ITU-T G.8262和Telcordia GR-253
• 支持Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824和G.825
• 連續(xù)頻率監(jiān)控和參考驗(yàn)證，頻率偏差低至50 ppb
• 兩個(gè)DPLL具有24位小數(shù)分頻器和24位可編程模數(shù)
• 可編程數(shù)字環(huán)路濾波器帶寬：10^?4^ Hz 至 1850 Hz
• 自動(dòng)和手動(dòng)保持和參考切換，提供零延遲、無中斷或相位増建操作
• 基于優(yōu)先級(jí)的可編程參考切換，支持手動(dòng)、自動(dòng)恢復(fù)和自動(dòng)非恢復(fù)模式
• 5對(duì)時(shí)鐘輸出引腳，每對(duì)引腳均可用作差分LVDS/HCSL/CML或2路單端輸出（1 Hz至500 MHz）
• 2個(gè)差分或4個(gè)單端輸入基準(zhǔn)電壓源
• 交叉點(diǎn)多路復(fù)用器將參考輸入互連至PLL
• 支持嵌入式（調(diào)制）輸入/輸出時(shí)鐘信號(hào)
• 快速 DPLL 鎖定模式
• 提供內(nèi)部功能，結(jié)合晶振或晶體振蕩器的低相位噪聲以及TCXO或OCXO的頻率穩(wěn)定性和精度
• 為自主初始化提供外部EEPROM支持
• 1.8 V 單電源供電，具有內(nèi)部調(diào)節(jié)特性
• 內(nèi)置溫度監(jiān)控器/警報(bào)和溫度補(bǔ)償，可增強(qiáng)零延遲性能

功能框圖

引腳配置描述

典型性能特征

狀態(tài)與控制引腳

AD9544具有七個(gè)可獨(dú)立配置的數(shù)字CMOS狀態(tài)/控制引腳（M0至M6）。將Mx引腳配置為狀態(tài)引腳可使該引腳成為輸出。相反，將Mx引腳配置為控制引腳會(huì)使其成為輸入。寄存器0x0102至寄存器0x0108可同時(shí)配置引腳的方向（輸出或輸入）性質(zhì)，以及相關(guān)狀態(tài)源或控制目標(biāo)的選擇。在電源開啟或復(fù)位期間，Mx引腳會(huì)暫時(shí)變?yōu)楦咦钁B(tài)，使器件能夠自動(dòng)校準(zhǔn)。圖46為Mx引腳功能的框圖。

Mx引腳邏輯采用特殊的寄存器寫檢測(cè)邏輯，以防止在Mx引腳功能發(fā)生變化時(shí)（尤其是從輸入模式切換到輸出模式或反之），這些引腳出現(xiàn)不可預(yù)測(cè)的行為。

當(dāng)Mx引腳配置為輸出時(shí)，它會(huì)根據(jù)先前的功能運(yùn)行，并遵循相應(yīng)寄存器的設(shè)置。不過，向輸入/輸出更新寄存器進(jìn)行寫入操作會(huì)導(dǎo)致引腳切換到新功能。請(qǐng)注意，將Mx引腳從輸出功能更改為其他輸出功能，無需特殊的定時(shí)設(shè)置來避免引腳出現(xiàn)輸入/輸出競爭情況。

當(dāng)Mx引腳配置為輸入時(shí)，對(duì)特定Mx引腳功能寄存器進(jìn)行編程會(huì)使所有Mx引腳控制功能與它們的輸入/輸出更新值保持一致。

將Mx引腳從輸出功能切換到輸入功能時(shí)，建議如下：首先，將Mx引腳功能從輸出編程為無操作（NOOP），并設(shè)置輸入/輸出更新。此配置可避免輸入/輸出競爭，因?yàn)樵谳斎?輸出更新斷言后，器件會(huì)繼續(xù)驅(qū)動(dòng)Mx引腳。在斷言輸入/輸出更新后，器件會(huì)釋放Mx引腳，但會(huì)忽略引腳邏輯電平上的編程N(yùn)OOP功能。注意，此建議是為了避免使用高阻抗源，因?yàn)镸x引腳配置為輸入時(shí)使用高阻抗源可能會(huì)導(dǎo)致內(nèi)部電流消耗過大。其次，通過所需的外部源驅(qū)動(dòng)Mx引腳為邏輯0或邏輯1，并將相關(guān)Mx引腳寄存器從NOOP編程為所需功能。

將Mx引腳從輸入功能切換到輸出功能時(shí)，建議是在向引腳寫入新功能并斷言輸入/輸出更新期間，將外部驅(qū)動(dòng)源設(shè)置為高阻抗。