概述
AD9554-1是一款低環(huán)路帶寬時鐘倍頻器，可針對包括同步光纖網絡(SONET/SDH)的許多系統(tǒng)提供抖動清除和同步功能。 AD9554-1產生的輸出時鐘可以與多達四路外部輸入參考時鐘同步。 DPLL可以降低與外部參考時鐘相關的輸入時間抖動或相位噪聲。 借助數字控制環(huán)路和保持電路，即使所有參考輸入都失效，AD9554-1也能持續(xù)產生低抖動輸出時鐘。

AD9554-1的工作溫度范圍為?40℃至+85℃工業(yè)溫度范圍。如需該器件的單DPLL版本，請參考AD9557或AD9559。
數據表：*附件：AD9554-1四路PLL、四通道輸入、四通道輸出多服務線路卡自適應時鐘轉換器技術.pdf

應用

• 網絡同步，包括同步以太網和SDH至OTN映射/解映射
• 清除基準時鐘抖動
• 最高達到OC-192的SONET/SDH時鐘，包括FEC
• Stratum 3保持、抖動清除及相位瞬態(tài)控制
• 無線基站控制器
• 有線基礎設施
• 數據通信
• 專業(yè)視頻設備
  特性
• 在保持模式下穩(wěn)定性支持GR-1244 Stratum 3
• 支持平穩(wěn)的參考切換，幾乎不會干擾輸出相位
• 支持Telcordia GR-253抖動產生、轉換和容差，適用于SONET/SDH至OC-192系統(tǒng)
• 支持ITU-T G.8262同步以太網從時鐘
• 支持ITU-T G.823、G.824、G.825和G.8261
• 自動/手動保持和參考切換
• 自適應時鐘可動態(tài)調整反饋分頻器，用于OTN映射/解映射應用
• 四通道數字PLL架構，帶四個基準輸入電壓（單端或差分）
• 4x4交叉點允許任意基準輸入驅動任意PLL
• 輸入參考頻率范圍：2 kHz至1000 MHz
• 參考驗證和頻率監(jiān)控：2 ppm
• 可編程設置輸入參考的切換優(yōu)先級
• 20位可編程輸入參考分頻器
• 4路差分時鐘輸出，每個差分對均可配置為HCSL、LVDS兼容或LVPECL兼容
• 輸出頻率范圍：430 kHz至941 MHz
• 數字PLL集成可編程18位整數和24位小數反饋分頻器
• 可編程環(huán)路帶寬：0.1 Hz至4 kHz
• 56引腳(8 mm x 8 mm) LFCSP封裝

框圖

引腳配置描述

典型性能特征

操作理論

AD9554 - 1 提供的時鐘輸出與所選（活動）參考信號的相位和頻率直接相關，但其抖動特性由系統(tǒng)時鐘、數字控制振蕩器（DCO）和模擬輸出鎖相環(huán)（APLL）決定。AD9554 - 1 可被視為 AD9557 的四個副本封裝在一起，具有 4:4 交叉點控制的參考輸入。AD9554 - 1 支持多達 4 個參考輸入，輸入頻率范圍從 2 Hz 到 1000 MHz。該器件的核心是四個數字鎖相環(huán)（DPLL）。每個 DPLL 都有一個可編程數字積分器環(huán)路濾波器，可大幅減少從活動參考信號轉移到輸出的抖動，并且這四個 DPLL 完全相互獨立運行。

AD9554 - 1 具備手動和自動備用功能。在備用模式下，只要系統(tǒng)時鐘存在，AD9554 - 1 就會持續(xù)提供輸出，輸出頻率為輸出頻率在備用條件之前的時間平均值。該器件還提供手動和自動參考切換功能，當活動參考信號降級或完全失效時可進行切換。AD9554 - 1 還具有自適應時鐘功能，允許用戶在 DPLL 鎖定時動態(tài)更改 DPLL 分頻比。

AD9554 - 1 包含一個系統(tǒng)時鐘乘法器、四個 DPLL 和四個 APLL。輸入信號首先進入 DPLL，DPLL 執(zhí)行抖動清除操作，并將大部分頻率傳遞給 APLL。每個 DPLL 都配備一個 30 位至 31 位的 DCO，可在 283 MHz 至 345 MHz 的范圍內生成信號。DCO 的輸出進入 APLL，APLL 將信號倍頻至 2.4 GHz 至 5.6 GHz，然后將該信號發(fā)送到時鐘分配部分，該部分由一個 P 分頻器與 10 位通道分頻器（1 分頻至 1024 分頻）級聯組成。

XOA 和 XOB 輸入為系統(tǒng)時鐘提供參考。這些引腳可接受 10 MHz 至 268 MHz 范圍內的參考時鐘，或直接連接在 XOA 和 XOB 輸入兩端的 10 MHz 至 50 MHz 晶體。系統(tǒng)時鐘為頻率監(jiān)視器、DPLL 和內部切換邏輯提供時鐘。

AD9554 - 1 的每個 APLL 都有一個差分輸出驅動器。每個輸出驅動器都有一個專用的 10 位可編程后置分頻器。每個差分驅動器的工作頻率高達 1.25 GHz，采用 HCSL 驅動器，內部有 58 Ω 終端電阻，具有三種驅動強度：

• 14 mA 模式用于 HCSL 和交流耦合 LVDS。用作 LVDS 兼容驅動器時，必須進行交流耦合，并在差分對兩端跨接一個 100 Ω 電阻。
• 28 mA 模式產生電壓擺幅，與 LVPECL 兼容。如果需要 LVPECL 信號電平，設計者必須交流耦合 AD9554 - 1 輸出。
• 21 mA 模式介于上述兩種設置之間。

AD9554 - 1 還包括一個去阻尼控制功能，允許用戶通過周期性寫入實際電平以及所需的初始電平（先出（FIFO））來動態(tài)調整 AD9554 - 1 的每個輸出頻率，以匹配用戶系統(tǒng)上的實際電平。