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      芯片驗(yàn)證工程師

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      SystemVerilog的覆蓋率建模方式

      為了確保驗(yàn)證的完備性，我們需要量化驗(yàn)證目標(biāo)。SystemVerilog提供了一套豐富的覆蓋率建模方式....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-25 10:44 ?1414次閱讀

      基于DUT內(nèi)部寄存器值的鏡像

      寄存器模型保持著DUT內(nèi)部寄存器值的 鏡像（mirror） 。 鏡像值不能保證是正確的，因?yàn)榧拇嫫髂?...
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-24 12:02 ?1030次閱讀

      如何創(chuàng)建一個high-level和object-oriented的模型

      UVM register layer classes用于為DUV中的memory-mapped寄存器....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-23 21:30 ?617次閱讀
      如何創(chuàng)建一個high-level和object-oriented的模型

      淺析UVM中的Virtual Sequences

      在一個系統(tǒng)級的驗(yàn)證環(huán)境中，多個驗(yàn)證組件并行地產(chǎn)生激勵。測試用例開發(fā)者可能希望協(xié)調(diào)多個通道激勵之間的時....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-20 09:28 ?2326次閱讀
      淺析UVM中的Virtual Sequences

      uvm中的Scoreboards介紹

      在驗(yàn)證過程中讓DUT進(jìn)入特定場景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-20 09:19 ?2051次閱讀
      uvm中的Scoreboards介紹

      創(chuàng)建約束隨機(jī)測試目標(biāo)

      為了實(shí)現(xiàn)驗(yàn)證目標(biāo)，測試用例開發(fā)者需要控制測試激勵的生成以覆蓋特定的場景。測試用例開發(fā)者可以用下面這些....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-17 14:06 ?773次閱讀
      創(chuàng)建約束隨機(jī)測試目標(biāo)

      創(chuàng)建UVM Testcase的步驟

      在UVM中，Testcase是一個類，它封裝了測試用例開發(fā)者編寫的特定激勵序列。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-15 09:41 ?1884次閱讀
      創(chuàng)建UVM Testcase的步驟

      驗(yàn)證組件配置參數(shù)

      一些典型 的 驗(yàn)證組件 配 置參數(shù)示例：? 一個agent可以被配置為 active 或者 pass....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-14 10:20 ?814次閱讀
      驗(yàn)證組件配置參數(shù)

      可重用的驗(yàn)證組件中構(gòu)建測試平臺的步驟

      本文介紹了從一組可重用的驗(yàn)證組件中構(gòu)建測試平臺所需的步驟。UVM促進(jìn)了重用，加速了測試平臺構(gòu)建的過程....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-13 09:14 ?750次閱讀
      可重用的驗(yàn)證組件中構(gòu)建測試平臺的步驟

      介紹從一組可重用的驗(yàn)證組件中構(gòu)建測試平臺所需的步驟

      本文介紹了從一組可重用的驗(yàn)證組件中構(gòu)建測試平臺所需的步驟。UVM促進(jìn)了重用，加速了測試平臺構(gòu)建的過程....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-13 09:11 ?622次閱讀
      介紹從一組可重用的驗(yàn)證組件中構(gòu)建測試平臺所需的步驟

      在驗(yàn)證環(huán)境中開發(fā)Checks和Coverage的步驟

      Checks和coverage是覆蓋率驅(qū)動的驗(yàn)證流程的關(guān)鍵。在驗(yàn)證環(huán)境中，Checks和covera....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-12 09:18 ?1628次閱讀
      在驗(yàn)證環(huán)境中開發(fā)Checks和Coverage的步驟

      管理test case結(jié)束機(jī)制介紹

      UVM中每個phase都有一個內(nèi)置的objection ，為components和objects提供....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-11 09:35 ?798次閱讀

      在Sequencer上啟動一個Sequence

      Sequencer默認(rèn)不執(zhí)行任何Sequence。驗(yàn)證工程師可以通過調(diào)用start()啟動一個Seq....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-10 09:10 ?1002次閱讀
      在Sequencer上啟動一個Sequence

      基于UVM驗(yàn)證環(huán)境開發(fā)測試流程

      驗(yàn)證環(huán)境用戶需要創(chuàng)建許多測試用例來驗(yàn)證一個DUT的功能是否正確，驗(yàn)證環(huán)境開發(fā)者應(yīng)該通過以下方式提高測....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-09 11:11 ?1147次閱讀
      基于UVM驗(yàn)證環(huán)境開發(fā)測試流程

      UVM中的uvm_do宏簡析

      uvm_do宏及其變體提供了創(chuàng)建、隨機(jī)化和發(fā)送transaction items或者sequence....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-09 09:36 ?5657次閱讀
      UVM中的uvm_do宏簡析

      UVM driver和sequencer的通信

      sequencer生成激勵數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類庫提供了uvm_sequenc....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-07 11:58 ?2096次閱讀
      UVM driver和sequencer的通信

      Easier UVM Code Generator Part 4:生成層次化的驗(yàn)證環(huán)境

      本文使用Easier UVM Code Generator生成包含多個agent和interface....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-06 09:13 ?1428次閱讀

      如何在生成的代碼中使用UVM Register Layer？

      寄存器模型一般可以使用工具生成或者從頭開始編寫
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-05 14:14 ?903次閱讀

      創(chuàng)建Environment類

      uvm environment 類是一個包含多個可重用的驗(yàn)證組件的類，它定義了測試用例所需的驗(yàn)證組件....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-04 16:28 ?607次閱讀
      創(chuàng)建Environment類

      創(chuàng)建agent的步驟

      agent（如下圖）實(shí)例化并使用TLM連接driver、monitor和sequencer。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 06-01 09:05 ?1106次閱讀
      創(chuàng)建agent的步驟

      創(chuàng)建UVM Driver的步驟

      Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動到總線上。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-30 09:22 ?1219次閱讀
      創(chuàng)建UVM Driver的步驟

      UVM驗(yàn)證環(huán)境開發(fā)之建模激勵數(shù)據(jù)

      作為DUT的激勵對象。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-29 14:57 ?1038次閱讀
      UVM驗(yàn)證環(huán)境開發(fā)之建模激勵數(shù)據(jù)

      層次化的UVM TLM連接

      TLM接口的使用將驗(yàn)證環(huán)境中的每個組件與其他組件隔離。驗(yàn)證環(huán)境實(shí)例化一個組件，并完成其ports/e....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-29 14:51 ?834次閱讀
      層次化的UVM TLM連接

      UVM Transaction-Level驗(yàn)證組件

      如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-29 09:31 ?818次閱讀
      UVM Transaction-Level驗(yàn)證組件

      深度剖析UVM中的Analysis port

      Analysis port? 每個組件通過其TLM接口與系統(tǒng)中的其他組件進(jìn)行通信，用于給DUT發(fā)送激....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-28 09:39 ?3359次閱讀
      深度剖析UVM中的Analysis port

      UVM TLM的基本概念介紹

      在UVM中，transaction 是一個類對象，它包含了建模兩個驗(yàn)證組件之間的通信所需的任何信息。
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-24 09:17 ?2100次閱讀
      UVM TLM的基本概念介紹

      典型的UVM Testbench架構(gòu)

      UVM類庫提供了通用的代碼功能，如component hierarchy、transaction l....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-22 10:14 ?2543次閱讀
      典型的UVM Testbench架構(gòu)

      UVM Transaction-Level Modeling (TLM)概述

      驗(yàn)證生產(chǎn)力的關(guān)鍵之一是在一個合適的抽象級別上考慮驗(yàn)證問題。也就是說，在驗(yàn)證DUT時應(yīng)該創(chuàng)建一個支持適....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-22 09:58 ?1034次閱讀

      Easier UVM Code Generator Part 2:添加用戶定義的代碼

      在本文中，我們將進(jìn)一步實(shí)現(xiàn)monitor和coverage collector components....
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-20 09:45 ?931次閱讀

      Easier UVM Code Generator Part 1: 運(yùn)行仿真

      在運(yùn)行uvm代碼生成器后，我們現(xiàn)在可以開始運(yùn)行仿真。同樣，我們將命令行放入腳本文件中
      的頭像 芯片驗(yàn)證工程師 發(fā)表于 05-19 09:18 ?984次閱讀