中斷從高速處理器中占用了很多資源，尤其是流水線密集且每個周期能夠發(fā)出多條指令的處理器。任何時(shí)候都可能有 8 到 10 條指令在運(yùn)行，要么必須運(yùn)行到完成，要么在正常執(zhí)行恢復(fù)后取消并重新啟動。

　　電氣工程師需要檢查中斷對應(yīng)用程序的響應(yīng)速度是否足夠快，并且中斷的開銷不會淹沒主應(yīng)用程序。

　　給定的 MCU 執(zhí)行中斷的速度有多快？這肯定會受到應(yīng)用程序的影響，但似乎很難找到該項(xiàng)目的編號。

　　當(dāng)中斷發(fā)生時(shí)，CPU會保存它的一些寄存器并執(zhí)行中斷服務(wù)程序（ISR），然后在就緒狀態(tài)下返回最高優(yōu)先級的任務(wù)。中斷通常是可屏蔽和可嵌套的。

　　為了清楚起見，延遲通常被指定為中斷請求和中斷服務(wù)程序中第一條指令執(zhí)行之間的時(shí)間。然而，“真正的延遲”必須包括一些必須在 ISR 中完成的內(nèi)務(wù)處理，這可能會導(dǎo)致混亂。

　　電氣工程師通常感興趣的值是最壞情況下的中斷延遲。這是許多不同的較小延遲的總和。

　　中斷請求信號需要與 CPU 時(shí)鐘同步。根據(jù)同步邏輯，在中斷請求到達(dá) CPU 內(nèi)核之前，通常最多會丟失三個 CPU 周期。

　　CPU 通常會完成當(dāng)前指令。該指令可能需要很多周期，除法、推多或內(nèi)存復(fù)制指令需要最多的時(shí)鐘周期花費(fèi)最多的時(shí)間。內(nèi)存訪問通常需要額外的周期。例如，在 ARM7 系統(tǒng)中，指令 STMDB SP！，{R0-R11，LR}（Push parameters and perm.）Registers 通常是最壞情況的指令。它在堆棧上存儲 13 個 32 位寄存器，需要 15 個時(shí)鐘周期。

　　存儲系統(tǒng)可能需要額外的等待狀態(tài)周期。

　　在當(dāng)前指令完成后，CPU 執(zhí)行模式切換或?qū)⒓拇嫫鳎ㄍǔＪ?PC 和標(biāo)志寄存器）壓入堆棧。通常，現(xiàn)代 CPU（例如 ARM）執(zhí)行模式切換，這比節(jié)省寄存器需要更少的 CPU 周期。

　　如果您的 CPU 是流水線的，則模式開關(guān)已經(jīng)刷新了流水線，并且需要更多的周期來重新填充它。但我們還沒有完成。在更復(fù)雜的系統(tǒng)中，可能有其他原因?qū)е轮袛嘌舆t。

　　在更復(fù)雜的系統(tǒng)中，可能存在導(dǎo)致中斷延遲的其他原因。

　　緩存行填充導(dǎo)致的延遲：

　　如果內(nèi)存系統(tǒng)有一個或多個緩存，這些緩存可能不包含所需的數(shù)據(jù)。然后，不僅從內(nèi)存中加載所需的數(shù)據(jù)，而且在許多情況下需要執(zhí)行完整的行填充，從內(nèi)存中讀取多個字。

　　緩存寫回造成的延遲：

　　緩存未命中可能會導(dǎo)致行被替換。如果此行被標(biāo)記為臟，則需要將其寫回主存，從而導(dǎo)致額外的延遲。

　　由內(nèi)存管理單元 （MMU） 轉(zhuǎn)換表遍歷引起的延遲：

　　轉(zhuǎn)換表遍歷可能需要相當(dāng)長的時(shí)間，尤其是因?yàn)樗鼈兛赡苌婕熬徛闹鲀?nèi)存訪問。在實(shí)時(shí)中斷處理程序中，由不包含處理程序和/或其訪問的數(shù)據(jù)的轉(zhuǎn)換的轉(zhuǎn)換后備緩沖區(qū) （TLB） 引起的轉(zhuǎn)換表遍歷會顯著增加中斷延遲。

　　由應(yīng)用程序引起的延遲：

　　應(yīng)用程序可以通過禁用中斷導(dǎo)致額外的延遲。

　　中斷例程引起的延遲：

　　如果應(yīng)用程序有多個緊急中斷，它們不能被屏蔽，因此可能會請求另一個，從而延長了總時(shí)間。

　　RTOS 引起的延遲：

　　RTOS 還需要暫時(shí)禁用可以調(diào)用 API 函數(shù)的中斷。一些 RTOS 禁用所有中斷，有效地惡化了所有中斷的中斷延遲，一些（如 Segger 的 embOS）僅禁用低優(yōu)先級中斷。

　　ARM7 和 ARM Cortex

　　ARM7 和 ARM Cortex 在中斷領(lǐng)域有很大不同。通過在處理器中集成中斷控制器，基于 Cortex-M3 處理器的微控制器具有一個中斷向量入口和每個中斷源的中斷處理程序。這避免了重入中斷處理程序的需要，這對中斷延遲有負(fù)面影響。

　　Cortex-M3 還通過邏輯加速中斷處理程序的執(zhí)行，以便在中斷到達(dá)時(shí)自動將其通用寄存器和狀態(tài)寄存器保存在堆棧中。在某些情況下，通過尾鏈同時(shí)到達(dá)的中斷使 M3 更加高效，如圖 1 所示。

　　基于 Cortex-M3 處理器的 MCU 的中斷延遲高達(dá) 12 個周期，并且上下文切換時(shí)間《4 μs，而ARM7 《7 μs。

　　圖 1：Cortex-M3 處理器上的尾鏈加速。

　　Microchip Microchip的技術(shù)工程師 Keith Curtis 表示，8 位 PIC-16/PIC-18 MCU 需要 12 到 20 個時(shí)鐘周期才能到達(dá) ISR——這取決于中斷時(shí)正在進(jìn)行的指令類型。然后，在 ISR 中，編譯器將添加指令以確定中斷的來源并推送一些寄存器。如果您使用的是匯編語言，您將放入自己需要推送的項(xiàng)目，也許沒有。

　　根據(jù)應(yīng)用工程師 Adrian Aur 的說法，Microchip 的 32 位 PIC32 MCU 最多需要 11 個時(shí)鐘周期才能到達(dá) ISR，您將在其中至少保存一些寄存器——最壞的情況是，所有 32 個每個都需要一個時(shí)鐘周期。如果您響應(yīng)最高優(yōu)先級（且不可中斷）的 INT7，將使用一組影子寄存器，從而使響應(yīng)速度更快。然后，RTOS 可能想要進(jìn)行線程更改，或者在以較低優(yōu)先級運(yùn)行時(shí)啟用嵌套中斷，這會增加一些延遲。除此之外，你應(yīng)該沒問題

　　Atmel

　　2008 年，電子產(chǎn)品雜志授予 Atmel AVR XMEGA 微控制器系列年度產(chǎn)品獎。最大的原因是其創(chuàng)新的八通道事件系統(tǒng)，該系統(tǒng)使用與數(shù)據(jù)總線分開的總線，無需 CPU 或 DMA 即可實(shí)現(xiàn)外設(shè)間通信。這樣做的好處是可預(yù)測、低延遲、外設(shè)間信號通信、減少 CPU 使用率以及釋放中斷資源。

　　獨(dú)立于 CPU 和 DMA，事件系統(tǒng)的響應(yīng)時(shí)間永遠(yuǎn)不會超過 I/O 時(shí)鐘的兩個時(shí)鐘周期（通常為 62.5 ns）。

　　XMEGA 使用哈佛架構(gòu)，程序存儲器與數(shù)據(jù)分離。使用單級流水線訪問程序存儲器。在執(zhí)行一條指令時(shí)，會預(yù)取下一條指令?？焖僭L問 RISC 寄存器文件（32 x 8 位通用工作寄存器）增強(qiáng)了性能。在一個時(shí)鐘周期內(nèi)，XMEGA 可以將寄存器文件中的兩個任意寄存器饋送到 ALU，執(zhí)行請求的操作，并將結(jié)果寫回任意寄存器。

　　所有已啟用中斷的中斷響應(yīng)時(shí)間至少為五個 CPU 時(shí)鐘周期。在這五個時(shí)鐘周期內(nèi)，程序計(jì)數(shù)器被壓入堆棧。五個時(shí)鐘周期后，執(zhí)行中斷的程序向量。跳轉(zhuǎn)到中斷處理程序需要三個時(shí)鐘周期。

　　如果在執(zhí)行多周期指令期間發(fā)生中斷，則該指令在中斷服務(wù)之前完成。如果在設(shè)備處于睡眠模式時(shí)發(fā)生中斷，則中斷執(zhí)行響應(yīng)時(shí)間增加五個時(shí)鐘周期。此外，響應(yīng)時(shí)間會增加從所選睡眠模式開始的啟動時(shí)間。

　　從中斷處理程序返回需要五個時(shí)鐘周期。在這五個時(shí)鐘周期內(nèi)，程序計(jì)數(shù)器從堆棧中彈出，堆棧指針遞增。