現(xiàn)在的高速數(shù)字系統(tǒng)的時鐘頻率可能高達數(shù)百兆Hz，其快斜率瞬變和極高的工作頻率，以及很大的電路密集度，必將使得系統(tǒng)表現(xiàn)出與低速設(shè)計截然不同的行為，出現(xiàn)了信號完整性問題。破壞了信號完整性將直接導(dǎo)致信號失真、定時錯誤，以及產(chǎn)生不正確數(shù)據(jù)、地址和控制信號，從而造成系統(tǒng)誤工作甚至導(dǎo)致系統(tǒng)崩潰。因此，信號完整性問題已經(jīng)越來越引起高速數(shù)字電路設(shè)計人員的關(guān)注。

　　1 信號完整性問題及其產(chǎn)生機理

　　信號完整性SI（Signal Integrity）涉及傳輸線上的信號質(zhì)量及信號定時的準(zhǔn)確性。在數(shù)字系統(tǒng)中對于邏輯1和0，總有其對應(yīng)的參考電壓，正如圖1（a）中所示：高于ViH的電平是邏輯1，而低于ViL的電平視為邏輯0，圖中陰影區(qū)域則可視為不確定狀態(tài)。而由圖1（b）可知，實際信號總是存在上沖、下沖和振鈴，其振蕩電平將很有可能落入陰影部分的不確定區(qū)。信號的傳輸延遲會直接導(dǎo)致不準(zhǔn)確的定時，如果定時不夠恰當(dāng)，則很有可能得到不準(zhǔn)確的邏輯。例如信號傳輸延遲太大，則很有可能在時鐘的上升沿或下降沿處采不到準(zhǔn)確的邏輯。一般的數(shù)字芯片都要求數(shù)據(jù)必須在時鐘觸發(fā)沿的tsetup前即要穩(wěn)定，才能保證邏輯的定時準(zhǔn)確（見圖1（c））。對于一個實際的高速數(shù)字系統(tǒng)，信號由于受到電磁干擾等因素的影響，波形可能會比我們想象中的更加糟糕，因而對于tsetup的要求也更加苛刻，這時，信號完整性是硬件系統(tǒng)設(shè)計中的一個至關(guān)重要的環(huán)節(jié)，必須加以認(rèn)真對待。

　　一個數(shù)字系統(tǒng)能否正確工作其關(guān)鍵在于信號定時是否準(zhǔn)確，信號定時與信號在傳輸線上的傳輸延遲和信號波形的損壞程度有關(guān)。信號傳輸延遲和波形破損的原因復(fù)雜多樣，但主要是以下三種原因破壞了信號完整性：

　?。?）反射噪聲 其產(chǎn)生的原因是由于信號的傳輸線、過孔以及其它互連所造成的阻抗不連續(xù)。

　?。?）信號間的串?dāng)_ 隨著印刷板上電路的密集度不斷增加，信號線間的幾何距離越來越小，這使得信號間的電磁耦合已經(jīng)不能忽略，這將急劇增加信號間的串?dāng)_。

　?。?）電源、地線噪聲 由于芯片封裝與電源平面間的寄生電感和電阻的存在，當(dāng)大量芯片內(nèi)的電路和輸出級同時動作時，會產(chǎn)生較大的瞬態(tài)電流，導(dǎo)致電源線上和地線上的電壓波動和變化，這也就是我們通常所說的地跳。

　　一個數(shù)字系統(tǒng)的結(jié)構(gòu)可能非常復(fù)雜，它可能包括子板、母板和底板，板間連接是通過一些連接子或者電纜來實現(xiàn)的，而高速印制板上的信號則是通過傳輸線、過孔以及芯片的輸入輸出引腳來進行互連的。這些物理連接（包括地平面和電源平面）由于存在著傳輸特性的差異，從而使信號完整性遭到了破壞。因此，為保證一個高速數(shù)字系統(tǒng)正常工作，必須消除因為物理連接不當(dāng)而產(chǎn)生的負(fù)面影響。

　　2 保證信號完整性的方法

　　當(dāng)信號線的長度大于傳輸信號的波長時，這條信號線就應(yīng)該被看作是傳輸線（長線），并且需要考慮印制板上的線間互連和板層特性對電氣性能的影響。在高速系統(tǒng)中，信號線通常被建模為一個R-L-C梯形電路的級連。由于信號線上各處的分布參數(shù)存在差異，尤其是在芯片的輸入、輸出引腳處，這種差異更加明顯。由于阻抗的不匹配，會導(dǎo)致信號在信號線上產(chǎn)生很大的反射。消除反射的習(xí)慣做法是盡量減小高速傳輸線的長度，以減小信號線的傳輸線效應(yīng)。實際上我們還可以在輸出、輸入端處端接匹配電阻來達到阻抗匹配的目的，并以此來消除信號的反射。

　　當(dāng)幾條高速信號并行走線且這些信號線之間的距離很近時，就不能忽略串?dāng)_對系統(tǒng)的影響。兩條并行的信號線之間的串?dāng)_可以用圖2來建模，圖中“非門”輸出線上的信號會在“與非門”的輸出線上產(chǎn)生干擾。反過來，“與非門”輸出線上的信號也會在非門輸出線上產(chǎn)生干擾。從圖中可以看到：如果兩條并行線之間的距離越小，并行線并行的長度越長，則并行線間的感性耦合、容性耦合就越大，串?dāng)_也就越大。從減小感性耦合和容性耦合的角度來看，消除串?dāng)_的最有效的方法是增大并行線間的間距，同時盡量減小并行線的并行長度。當(dāng)然也可以改變印制板上的絕緣介質(zhì)特性參數(shù)來減小這種耦合，以達到減小串?dāng)_的目的，但這可能會增加制板的費用。

　　有時候在PCB板尺寸要求很苛刻的情況下，未必能夠保證并行線間的足夠空間，因此要適當(dāng)改變布線策略，盡可能地保護比較重要的信號線，并依靠端接來大幅度地消除串?dāng)_。基于不同的布線拓?fù)浣Y(jié)構(gòu)，端接的策略也可能不同，主要有以下三種方式：單負(fù)載網(wǎng)路一般采用串行端接;菊花鏈結(jié)構(gòu)一般采用AC并行端接;星形布線一般也采用AC并行端接（如圖3所示）。