如果說(shuō)半導(dǎo)體的擴(kuò)展速度僅僅是放緩而不是失效的話(huà)，那么SoC設(shè)計(jì)者面臨的挑戰(zhàn)是找到滿(mǎn)足更大計(jì)算性能需求的方法。在2018年著名的圖靈演講中，Hennessey和Patterson就指出，需要新的方法來(lái)解決擴(kuò)展失敗的問(wèn)題，并預(yù)測(cè)了 "計(jì)算機(jī)架構(gòu)的黃金時(shí)代"。眾所周知應(yīng)對(duì)這一挑戰(zhàn)的一個(gè)關(guān)鍵方法是在架構(gòu)上進(jìn)行創(chuàng)新，并創(chuàng)造更多的專(zhuān)用處理單元--如領(lǐng)域?qū)Ｓ?a target="_blank">處理器和加速器。

如果您對(duì)半導(dǎo)體定律逐漸失效這個(gè)話(huà)題感興趣，可通過(guò)此鏈接下載Codasip半導(dǎo)體擴(kuò)展定律失效白皮書(shū)：https://codasip.com/2022/04/08/semiconductor-scaling-is-failing/

自動(dòng)化創(chuàng)建特定應(yīng)用處理器！

根據(jù)定義，專(zhuān)用的處理器核將根據(jù)其工作負(fù)荷而有很大的不同。有些可能很容易通過(guò)定制現(xiàn)有的RISC-V處理器核來(lái)開(kāi)發(fā)。然而，這種方法并不是在每一種情況下都有效，有時(shí)可能需要開(kāi)發(fā)一個(gè)新的架構(gòu)。在這種情況下，有必要進(jìn)行指令集架構(gòu)（ISA）和微架構(gòu)空間探索，以找到一個(gè)好的設(shè)計(jì)方案。

傳統(tǒng)上，定制內(nèi)核的開(kāi)發(fā)是通過(guò)手動(dòng)創(chuàng)建指令集模擬器（ISS）、軟件工具鏈和RTL。這個(gè)過(guò)程可能很耗時(shí)而且容易出錯(cuò)。另一種方法是用高級(jí)語(yǔ)言描述處理器核，并使用處理器設(shè)計(jì)自動(dòng)化來(lái)生成ISS、軟件工具鏈、RTL和驗(yàn)證環(huán)境。

而第二種方法正是Codasip所能提供的核心技術(shù)之一。Codasip Studio作為一個(gè)獨(dú)特的高級(jí)處理器設(shè)計(jì)自動(dòng)化工具集，它已被應(yīng)用于RISC、DSP和VLIW設(shè)計(jì)中。在Codasip，我們利用Codasip Studio 來(lái)開(kāi)發(fā)所有的RISC-V處理器核。處理器使用CodAL架構(gòu)語(yǔ)言進(jìn)行描述，其中包括指令精確（IA）和周期精確（CA）的描述。

利用Codasip Studio探索指令集

開(kāi)發(fā)一個(gè)為特定應(yīng)用而優(yōu)化的內(nèi)核的第一步是定義指令集。如果RISC-V的標(biāo)準(zhǔn)字長(zhǎng)如32位或64位是可以接受的，那么相應(yīng)的基本整數(shù)指令集可以是一個(gè)很好的起點(diǎn)，用以節(jié)省時(shí)間。然而，如果選擇不同的字長(zhǎng)，如8位或16位，那么就不能直接使用RISC-V。相反，應(yīng)該開(kāi)發(fā)基于較小字長(zhǎng)的指令，這一點(diǎn)上，谷歌在開(kāi)發(fā)8位張量處理單元（TPU）時(shí)的方法值得借鑒。

Codasip CodAL

一旦定義了初始指令集，就可以在SDK in the loop中進(jìn)行迭代探索。我們建議使用Codasip的CodAL處理器描述語(yǔ)言來(lái)描述指令集、資源和語(yǔ)義，而不是使用一個(gè)開(kāi)源的工具鏈或指令集模擬器，如GCC、LLVM或Spike。一旦指令集被建模，軟件工具鏈（或SDK）就可以使用Codasip Studio工具集自動(dòng)生成。該SDK可以用來(lái)描述真實(shí)的應(yīng)用軟件，并且可以識(shí)別軟件中的任何熱點(diǎn)。

SDK in the loop

一旦熱點(diǎn)被確認(rèn)，就可以調(diào)整指令集以更好地滿(mǎn)足計(jì)算負(fù)載。CodAL中更新的描述可以用來(lái)生成一個(gè)SDK，以便進(jìn)一步分析。這可以通過(guò)進(jìn)一步的迭代重復(fù)進(jìn)行，直到ISA被最終確定。

利用Codasip Studio定義微體系架構(gòu)

有了一個(gè)穩(wěn)定的指令集，第二步就需要用CodAL來(lái)開(kāi)發(fā)微架構(gòu)。需要決定并行的形式（如多發(fā)射問(wèn)題）或流水線(xiàn)深度或特權(quán)模式，這些決定將導(dǎo)致一個(gè)新的迭代階段( HDK in the loop )。

HDK in the loop

CodAL被用來(lái)定義一個(gè)使用現(xiàn)有指令集和資源的內(nèi)核的循環(huán)精確描述。反過(guò)來(lái)又可以用來(lái)生成CA模擬器、RTL和測(cè)試平臺(tái)。設(shè)計(jì)的性能可以用CA仿真器、RTL仿真或FPGA原型來(lái)評(píng)估。RTL可以進(jìn)行硅面積和時(shí)序分析。如果微架構(gòu)沒(méi)有達(dá)到其目標(biāo)，可以對(duì)其進(jìn)行修改并重新生成HDK。

最后一步同時(shí)也是最重要的便是根據(jù)IA黃金參考來(lái)驗(yàn)證最終的RTL。Codasip Studio可以為此生成UVM驗(yàn)證環(huán)境。此外，Codasip Studio具有幫助功能覆蓋和生成隨機(jī)匯編程序的工具。當(dāng)然用戶(hù)還應(yīng)該使用自己的定向測(cè)試并應(yīng)用多種驗(yàn)證策略。

審核編輯：湯梓紅