目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時(shí)鐘管理和DSP)的硬核(ASIC型)模塊。如圖1-1所示(注：圖1-1只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu))，F(xiàn)PGA芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線(xiàn)資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專(zhuān)用硬件模塊。　　圖1-1 FPGA芯片的內(nèi)部結(jié)構(gòu)

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　　FPGA芯片的內(nèi)部結(jié)構(gòu)每個(gè)模塊的功能如下：　　1. 可編程輸入輸出單元(IOB)　　可編程輸入/輸出單元簡(jiǎn)稱(chēng)I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。 FPGA內(nèi)的I/O按組分類(lèi)，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來(lái)越高，一些高端的FPGA通過(guò)DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率?！　D1-2 典型的IOB內(nèi)部結(jié)構(gòu)示意圖

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　　典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間(Hold Time)的要求可以降低，通常默認(rèn)為0?！　榱吮阌诠芾砗瓦m應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組(bank)，每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有 一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件?！　?. 可配置邏輯塊(CLB)　　CLB是FPGA內(nèi)的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些 選型電路(多路復(fù)用器等)和觸發(fā)器組成。 開(kāi)關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(gè)(一般為4個(gè)或2個(gè))相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。　　圖1-3 典型的CLB結(jié)構(gòu)示意圖

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　　典型的CLB結(jié)構(gòu)示意圖Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個(gè)異或門(mén)(XORG)和一個(gè)專(zhuān)用與門(mén)(MULTAND)，一個(gè)異或門(mén)可以使一個(gè)Slice實(shí)現(xiàn) 2bit全加操作，專(zhuān)用與門(mén)用于提高乘法器的效率;進(jìn)位邏輯由專(zhuān)用進(jìn)位信號(hào)和函數(shù)復(fù)用器(MUXC)組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作;4輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或 64比特移位寄存器);進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度?！　D1-4 典型的4輸入Slice結(jié)構(gòu)示意圖

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　　典型的4輸入Slice結(jié)構(gòu)示意圖3. 數(shù)字時(shí)鐘管理模塊(DCM)　　業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理(Xilinx的全部FPGA均具有這種特性)。Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。　　4. 嵌入式塊RAM(BRAM)　　大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器 (CAM)以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫(xiě)入 CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素?！　纹瑝KRAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿(mǎn)足兩個(gè)原則：首先，修改后的容量(位寬 深度)不能大于18k比特;其次，位寬最大不能超過(guò)36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而 不再受上面兩條原則約束?！　?. 豐富的布線(xiàn)資源　　布線(xiàn)資源連通FPGA內(nèi)部的所有單元，而連線(xiàn)的長(zhǎng)度和工藝決定著信號(hào)在連線(xiàn)上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線(xiàn)資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為4類(lèi)不同的類(lèi)別。第一類(lèi)是全局布線(xiàn)資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線(xiàn);第二類(lèi)是長(zhǎng)線(xiàn)資源，用以完成芯片 Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線(xiàn);第三類(lèi)是短線(xiàn)資源，用于完成基本邏輯單元之間的邏輯互連和布線(xiàn);第四類(lèi)是分布式的布線(xiàn)資源，用于專(zhuān)有時(shí)鐘、復(fù)位等控制信號(hào)線(xiàn)。　　在實(shí)際中設(shè)計(jì)者不需要直接選擇布線(xiàn)資源，布局布線(xiàn)器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線(xiàn)資源來(lái)連通各個(gè)模塊單元。從本質(zhì)上講，布線(xiàn)資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系?！　?. 底層內(nèi)嵌功能單元　　內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等軟處理核(SoftCore)。現(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過(guò)渡。　　DLL和PLL具有類(lèi)似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。DLL的結(jié)構(gòu)如圖1-5所示?！　D1-5 典型的DLL模塊示意圖

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　　典型的DLL模塊示意圖7. 內(nèi)嵌專(zhuān)用硬核　　內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核(Hard Core)，等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專(zhuān)用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA 中都集成了專(zhuān)用乘法器;為了適用通信總線(xiàn)與接口標(biāo)準(zhǔn)，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器(SERDES)，可以達(dá)到數(shù)十Gbps的收發(fā)速度。　　Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)(System on Chip)的概念。通過(guò)PowerPC、Miroblaze、Picoblaze等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到SOC的開(kāi)發(fā)目 的。