1 引言

　　FPGA 技術(shù)在國(guó)內(nèi)外經(jīng)過歷時(shí)十余載的以硬件、系統(tǒng)及應(yīng)用設(shè)計(jì)為主要內(nèi)容的迅速發(fā)展 之后，其現(xiàn)代信息處理與控制技術(shù)的發(fā)展已開始崛起。顯然，一系列以乘法和加法為主的現(xiàn) 代信息處理算法能夠發(fā)揮FPGA 全并行算法的優(yōu)勢(shì)，然而，算法中反復(fù)遇到的數(shù)字信息在節(jié) 點(diǎn)與模塊之間的序貫傳遞和交接，則給多路并行處理過程帶來了時(shí)差和異步的問題。例如， 系統(tǒng)辨識(shí)[1]的最小二乘參數(shù)估計(jì)算法中，信息壓縮矩陣與模型參數(shù)估計(jì)向量在并行地進(jìn)行著 遞推計(jì)算，而無數(shù)次循環(huán)的中間結(jié)果則需要進(jìn)行首尾交接；人工神經(jīng)網(wǎng)絡(luò)[2]的訓(xùn)練與執(zhí)行中 同一層的所有節(jié)點(diǎn)的各路輸入在進(jìn)行著并行的加權(quán)求和與活化函數(shù)的代入計(jì)算，但層與層之 間則需要進(jìn)行節(jié)點(diǎn)間的數(shù)據(jù)交錯(cuò)傳遞；同樣，Kalman 濾波[3]算法中的觀測(cè)向量、狀態(tài)向量、 控制向量與噪聲向量都在相鄰的兩個(gè)時(shí)刻之間進(jìn)行著數(shù)據(jù)傳遞。由于在同一層次上被并行地 執(zhí)行的各路的行進(jìn)速度并不相同，交接的過程就需要互相等待，整個(gè)過程就需要統(tǒng)一控制， 否則將會(huì)出現(xiàn)數(shù)據(jù)丟失或傳輸阻塞。

　　本文將從硬件結(jié)構(gòu)與功能的Verilog 語言數(shù)據(jù)流描述的角度，逐層討論問題的解決辦法 。

　　2 FPGA 的數(shù)據(jù)傳輸接口

　　2.1 模塊內(nèi)的數(shù)據(jù)傳輸

　　在一個(gè)模塊內(nèi)，變量之間的數(shù)據(jù)傳輸接口的性質(zhì)可分別用 reg（寄存功能，有延時(shí)性） 和wire（連線功能，無延時(shí)性）來定義。Reg 型常表示“always”（ 觸發(fā)器）模塊的指定信 號(hào)，前者由后者通過使用行為描述語句來表達(dá)邏輯關(guān)系。

　　而wire 型常表示“assign”關(guān)鍵字的制定組合邏輯信號(hào)。當(dāng)輸入輸出信號(hào)類型默認(rèn)時(shí)自 動(dòng)定義為wire 型。wire 型信號(hào)可以用作任何方程式的輸入，并且wire 型變量通常是用來表 示單個(gè)門驅(qū)動(dòng)或連續(xù)賦值語句驅(qū)動(dòng)的網(wǎng)絡(luò)型數(shù)據(jù)。

　　2.2 模塊間的數(shù)據(jù)傳輸

　　模塊間的數(shù)據(jù)傳輸接口例如延時(shí)輸出寄存器，它是一個(gè)使用了可控延時(shí)寄存器功能的AND 邏輯模塊（記作AND_G2）的數(shù)據(jù)流描述如下：

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　　該程序中AND_G2_teST 為頂層模塊，AND_G2 作為一個(gè)單獨(dú)的模塊被頂層模塊所調(diào) 用。通過綜合控制，A、B 的輸入信號(hào)達(dá)到同步。

　　3 FPGA-信息處理實(shí)例—簡(jiǎn)單人工神經(jīng)網(wǎng)絡(luò)設(shè)計(jì)

　　一個(gè)包括三個(gè)輸入、單個(gè)輸出、一個(gè)三節(jié)點(diǎn)隱含層的前向型人工神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)如圖1 所示。下面從多個(gè)角度討論數(shù)據(jù)的處理與傳輸。

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　　3.1 信息處理數(shù)學(xué)過程為：

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