何時(shí)可以得到

　　第三個(gè)關(guān)鍵的工藝問(wèn)題并不是技術(shù)上的；它是可用性問(wèn)題。特別是器件仿真模型規(guī)劃、測(cè)試芯片、實(shí)例，以及代工線產(chǎn)品等必須要滿足系統(tǒng)設(shè)計(jì)人員的開(kāi)發(fā)計(jì)劃要求。必須盡早為FPGA設(shè)計(jì)人員提供工藝模型，以便他們估算芯片能夠?qū)崿F(xiàn)多高的性能，在系統(tǒng)設(shè)計(jì)流程早期將這一信息傳遞給系統(tǒng)規(guī)劃人員。必須為硬件原型開(kāi)發(fā)提供實(shí)例和開(kāi)發(fā)套件，以便開(kāi)始硬件和軟件集成。當(dāng)然，進(jìn)行系統(tǒng)投產(chǎn)時(shí)，應(yīng)能夠批量提供 FPGA。

　　“可用性”是回答上面討論的問(wèn)題的答案——為什么不采用FinFET來(lái)開(kāi)發(fā)所有的東西？但還有另外一種回答。在目前的很多應(yīng)用中，現(xiàn)有的28nm或新出現(xiàn)的20nm平面FET工藝能夠滿足系統(tǒng)設(shè)計(jì)的特殊需求。這些系統(tǒng)設(shè)計(jì)不需要等待FinFET工藝。為了解這是怎樣工作的，我們需要查看現(xiàn)代FPGA中的每一類結(jié)構(gòu)。

　　FPGA內(nèi)部

　　半導(dǎo)體工藝的技術(shù)特征表現(xiàn)在系統(tǒng)行為上，就是影響FPGA內(nèi)部的很多不同結(jié)構(gòu)。在以前的工藝代中，認(rèn)為FPGA是統(tǒng)一的可編程邏輯架構(gòu)，周圍是通用I/O可配置環(huán)，這種看法當(dāng)時(shí)是正確的。但在今天，這種模型已經(jīng)不正確。

　　現(xiàn)代FPGA含有四種不同類型的功能模塊：可編程邏輯架構(gòu)、基于單元的數(shù)字知識(shí)產(chǎn)權(quán)（IP）、手動(dòng)設(shè)計(jì)的模塊RAM，以及定制模擬IP（圖2）。這些都會(huì)對(duì)新工藝特性有不同的影響。

　　圖2.現(xiàn)代FPGA混合了可編程邏輯、基于單元的IP以及模擬模塊，如這一Altera Stratix V圖所示。

　　FPGA 邏輯架構(gòu)實(shí)際上是大量經(jīng)過(guò)復(fù)制的定制設(shè)計(jì)邏輯單元（LE）陣列——微小SRAM，復(fù)用器和寄存器，以及交換結(jié)構(gòu)，覆蓋了非常復(fù)雜的多層金屬。因此，可編程架構(gòu)的設(shè)計(jì)是要在LE實(shí)現(xiàn)多少功能以及單元需要多少互聯(lián)之間達(dá)到很好的平衡。對(duì)于某一體系結(jié)構(gòu)，架構(gòu)的總密度對(duì)底層和中間金屬層的層距非常敏感。但是，由于規(guī)劃人員嘗試使用互聯(lián)堆疊下面所有的可用區(qū)域，因此，對(duì)于LE中晶體管的封裝密度也非常敏感。用戶在邏輯架構(gòu)中實(shí)現(xiàn)的電路的速度和功效取決于晶體管特性，也與架構(gòu)密度，互聯(lián)RC產(chǎn)品和晶體管驅(qū)動(dòng)電流有關(guān)。

　　因此，一般而言，能夠提供較小金屬層距以及封裝更緊密的晶體管的工藝可以實(shí)現(xiàn)密度較高的邏輯架構(gòu)，對(duì)于用戶電路，性能更好，功耗更低。泄漏電流是邏輯架構(gòu)的一個(gè)特殊問(wèn)題，這是因?yàn)?，芯片設(shè)計(jì)人員并不知道用戶怎樣使用可編程邏輯，他們使用電路級(jí)功耗管理技術(shù)來(lái)降低基于單元的設(shè)計(jì)的靜態(tài)功耗，這種方法能力有限。

　　相反，基于單元的數(shù)字IP有關(guān)鍵通路，這些通路主要是通過(guò)本地短互聯(lián)或者底層金屬直接互相連接的快速晶體管?，F(xiàn)代FPGA中的這一類結(jié)構(gòu)包括數(shù)字信號(hào)處理（DSP）模塊、I/O和存儲(chǔ)器控制器、增強(qiáng)CPU內(nèi)核，等等。這些IP模塊的大小主要受仔細(xì)封裝的標(biāo)準(zhǔn)單元庫(kù)的密度的影響，以及庫(kù)中各種單元的影響。在可編程架構(gòu)中，用戶可以開(kāi)發(fā)需要的任何電路，而基于單元的硬核IP是預(yù)先定義好的，因此，芯片設(shè)計(jì)人員可以采用所有的功耗管理技術(shù)。這樣，硬核數(shù)字IP將極大的受益于更小的工藝尺寸以及更高的晶體管速度，在系統(tǒng)層，可以使用功耗管理技術(shù)，調(diào)整平面FET較大的泄漏電流。

　　模塊RAM是一類特殊的基于單元的IP。一般使用代工線提供的，經(jīng)過(guò)手動(dòng)優(yōu)化的SRAM單元進(jìn)行開(kāi)發(fā)，但是，F(xiàn)PGA設(shè)計(jì)人員通常會(huì)調(diào)整陣列，在模塊應(yīng)用的范圍內(nèi)，優(yōu)化速度、密度和功耗。由于模塊非常靈活，因此，很難在FPGA RAM上實(shí)現(xiàn)功耗管理策略。FPGA中的其他結(jié)構(gòu)可能不會(huì)對(duì)晶體管的所有特性變化敏感。

　　這些考慮意味著，某一系統(tǒng)應(yīng)用FPGA的最佳工藝選擇取決于系統(tǒng)設(shè)計(jì)對(duì)可編程架構(gòu)和基于單元的邏輯的相對(duì)壓力。對(duì)系統(tǒng)總體性能還有一定影響的是在架構(gòu)中實(shí)現(xiàn)的模塊的行為，28nm或者20nm工藝中端FPGA能夠以較低的成本在較短的時(shí)間內(nèi)實(shí)現(xiàn)所需要的系統(tǒng)性能。

　　最后，還有高性能模擬IP的問(wèn)題，這些IP是目前鎖相環(huán)（PLL）和串化器解串器（SerDes）電路的主要構(gòu)成。這些設(shè)計(jì)并沒(méi)有采用最小層距，相反，使用了各種尺寸的晶體管、電路布局和金屬層間距，這些通常涉及到了手動(dòng)布局。它們對(duì)于晶體管的電氣行為非常敏感，包括，數(shù)字工程師不太關(guān)心的一些參數(shù)。數(shù)字設(shè)計(jì)人員仿真邏輯功能，模擬設(shè)計(jì)人員仿真晶體管。對(duì)于模擬設(shè)計(jì)人員，另一個(gè)絕對(duì)關(guān)鍵的問(wèn)題是一致性：很多標(biāo)準(zhǔn)電路依靠密切匹配的成對(duì)的晶體管來(lái)實(shí)現(xiàn)。

　　在 finFET上還有一些爭(zhēng)論。某些模擬設(shè)計(jì)人員指出，您不能為FinFET選擇任意寬度。由于晶體管是豎立在側(cè)面，意味著是在縱向測(cè)量寬度，因此，它們必須有相同的寬度。您可以使用一個(gè)最小寬度的FinFET，或者，您希望電流更大，可以將幾個(gè)并聯(lián)起來(lái)使用。這些設(shè)計(jì)人員擔(dān)心，模擬設(shè)計(jì)人員很難甚至無(wú)法在其熟悉的電路拓?fù)渲惺褂眠@些新晶體管。

　　但是，其他有經(jīng)驗(yàn)的模擬設(shè)計(jì)人員指出，更高的速度、更強(qiáng)的溝道控制，以及，特別是 FinFET更好的一致性，對(duì)于模擬設(shè)計(jì)都非常有利，遠(yuǎn)遠(yuǎn)抵消了晶體管寬度的量化問(wèn)題。爭(zhēng)論還在繼續(xù)，而Intel在CPU中模擬結(jié)構(gòu)上的工作表明，它們使用其22nm三柵極工藝開(kāi)發(fā)了這一結(jié)構(gòu)，三柵極晶體管極大的提高了高精度模擬設(shè)計(jì)的性能。