1.輸入信號(hào)為什么要寄存

一般來(lái)說(shuō)，在全同步設(shè)計(jì)中，如果信號(hào)來(lái)自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來(lái)時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確的值。但是如果模塊需要使用輸入信號(hào)的跳變沿(比如幀同步信號(hào))，千萬(wàn)不要直接這樣哦。

always @ (posedge inputs)
begin
...
end

2.所有信號(hào)都需要寄存兩拍嗎

如果這個(gè)輸入信號(hào)來(lái)自異步時(shí)鐘域(比如FPGA芯片外部的輸入)，必須寄存兩拍。第一拍將輸入信號(hào)同步化，同步化后的輸出可能帶來(lái)建立/保持時(shí)間的沖突，產(chǎn)生亞穩(wěn)態(tài)。需要再寄存一拍，減少(注意是減少)亞穩(wěn)態(tài)帶來(lái)的影響。

如果這個(gè)輸入信號(hào)來(lái)自于同一時(shí)鐘域且需要用到跳變沿，需要寄存一拍。否則時(shí)序報(bào)告多半會(huì)報(bào)clock skew > data delay，造成建立/保持時(shí)間的沖突。

總而言之，五條原則：

1.全局時(shí)鐘的跳變沿最可靠。
2.來(lái)自異步時(shí)鐘域的輸入需要寄存一次以同步化，再寄存一次以減少亞穩(wěn)態(tài)帶來(lái)的影響。
3.不需要用到跳變沿的來(lái)自同一時(shí)鐘域的輸入，沒(méi)有必要對(duì)信號(hào)進(jìn)行寄存。
4.需要用到跳變沿的來(lái)自同一時(shí)鐘域的輸入，寄存一次即可。
5.需要用到跳變沿的來(lái)自不同時(shí)鐘域的輸入，需要用到3個(gè)觸發(fā)器，前兩個(gè)用以同步，第3個(gè)觸發(fā)器的輸出和第2個(gè)的輸出經(jīng)過(guò)邏輯門來(lái)判斷跳變沿。

給出一個(gè)verilog模板：

always @ (posedge Clk) //不對(duì)輸入信號(hào)進(jìn)行寄存
begin
if (inputs)
begin
...
end
...
end

always @ (posedge Clk) //對(duì)輸入信號(hào)寄存一拍
begin
inputs_reg <= inputs;
if (inputs_reg == 1'b0 && inputs == 1'b1)
begin
...
end
...
end

always @ (posedge Clk) //對(duì)輸入信號(hào)寄存三拍
begin
inputs_reg1 <= inputs;
inputs_reg2 <= inputs_reg1;
inputs_reg3 <= inputs_reg2;
if (inputs_reg2 == 1'b1 && inputs_reg3 == 1'b0)
begin
...
end
...
end