摘　要：介紹了基于可編程邏輯門陣列（FPGA）的能量倍增器（SLED）相位翻轉(zhuǎn)系統(tǒng)。該系統(tǒng)主要由微波IQ調(diào)制器、FPGA 和高速DAC 組成。在FPGA 的控制下，DAC 輸出兩路雙極性脈沖電平信號(hào)，加載于調(diào)制器的IQ 端，將微波連續(xù)波輸入信號(hào)轉(zhuǎn)變?yōu)?μs脈沖輸出信號(hào)，并且在3μs時(shí)刻微波相位發(fā)生180°跳變。經(jīng)測試，相位翻轉(zhuǎn)精度為180°±２°，翻轉(zhuǎn)相位的長期穩(wěn)定度優(yōu)于±0.5°；相位翻轉(zhuǎn)系統(tǒng)驅(qū)動(dòng)的６臺(tái)SLED 的輸出功率增益均超過7dB，最高達(dá)到7.54dB，增益的長期穩(wěn)定度達(dá)到±0.1dB。

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在合肥光源（HLS）重大升級(jí)改造工程中，為了實(shí)現(xiàn)儲(chǔ)存環(huán)滿能量注入，直線加速器的能量從200MeV 升級(jí)到800MeV。速調(diào)管功率源從５個(gè)增加到8個(gè)，其中80 ＭＷ 速調(diào)管２個(gè)（１＃，８＃），50 ＭＷ 速調(diào)管6個(gè)（2#～7#）。每個(gè)速調(diào)管驅(qū)動(dòng)２根３ｍ 等梯度加速管，構(gòu)成一個(gè)加速段。２?！罚?微波系統(tǒng)中安裝了能量倍增器（SLED），全部啟用可將電子能量提高到1GeV。能量倍增器是一種RF脈沖能量壓縮裝置，可將RF長脈沖壓縮為高峰值的短脈沖。能量倍增器工作時(shí)，輸入微波信號(hào)需要在脈沖內(nèi)進(jìn)行快速相位翻轉(zhuǎn)，為此我們研制了基于FPGA 和IQ調(diào)制器的相位翻轉(zhuǎn)系統(tǒng)。

１　能量倍增系統(tǒng)的總體參數(shù)設(shè)計(jì)

HLS的SLED是由中國科學(xué)院高能物理研究所研制，主要技術(shù)指標(biāo)見表１。６臺(tái)SLED和低電平相位翻轉(zhuǎn)系統(tǒng)的布局如圖１所示。

圖１　800 ＭeV 直線加速器布局圖

HLS SLED設(shè)計(jì)為將4μs功率脈沖壓縮為1μs,即速調(diào)管輸出3μs脈沖功率后,微波相位立即跳變180°,并持續(xù)1μs。在兩個(gè)儲(chǔ)能腔調(diào)諧一致和微波相位翻轉(zhuǎn)180°的理想狀態(tài)下,SLED的理論設(shè)計(jì)增益可達(dá)到7.8dB。依據(jù)800MeV 直線加速器的總體設(shè)計(jì)方案,SLED的增益指標(biāo)為不低于7dB,增益設(shè)計(jì)值與實(shí)際工作值之間有較大余量,因此可適當(dāng)放寬相位翻轉(zhuǎn)系統(tǒng)的絕對(duì)精度要求。但為了保證脈沖間直線加速器電子束能量的一致性和穩(wěn)定性,相位翻轉(zhuǎn)必須在脈沖間保持高度的一致。相位翻轉(zhuǎn)系統(tǒng)的基本設(shè)計(jì)指標(biāo)為:相位翻轉(zhuǎn)精度為180°±2°,翻轉(zhuǎn)相位的長期穩(wěn)定度為±0.5°。整個(gè)能量倍增系統(tǒng)的考核指標(biāo)為:峰值能量增益大于7dB,增益的長期穩(wěn)定度達(dá)到±0.1dB。

2 相位翻轉(zhuǎn)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

相位翻轉(zhuǎn)系統(tǒng)主要由IQ 調(diào)制器、FPGA 功能板和光電轉(zhuǎn)換模塊組成,如圖2~3所示。

圖2 相位翻轉(zhuǎn)系統(tǒng)原理圖

圖3 相位翻轉(zhuǎn)系統(tǒng)實(shí)物圖

國內(nèi)外相關(guān)實(shí)驗(yàn)室的相位翻轉(zhuǎn)系統(tǒng)普遍采用PSK(phaseshiftkeying)開關(guān)或跳相控制電路作為跳相執(zhí)行器件[7-9],我們選擇IQ 調(diào)制器,主要原因是它有同相(I)和正交(Q)兩個(gè)控制信號(hào),有生成復(fù)雜幅相調(diào)制模式的潛力;其次,當(dāng)IQ 信號(hào)幅度為零時(shí),調(diào)制器的射頻輸出是截止的,可用于整個(gè)直線加速器裝置的快速聯(lián)鎖保護(hù)[10]。IQ 調(diào)制器采用了Pulsar Microwave公司的IDOH-01-45,其LO 載波頻率為2~4GHz,通道帶寬為100MHz,IQ 幅度、相位穩(wěn)定度分別優(yōu)于為1dB和8°,通道隔離度為30dB,駐波比小于1.5。光電轉(zhuǎn)換模塊接收來自于加速器時(shí)序系統(tǒng)的光脈沖信號(hào),轉(zhuǎn)換為電信號(hào)輸入FPGA 單元,作為觸發(fā)信號(hào)。FPGA 系統(tǒng)采用一塊Xilinx-Vertex5的FPGA 開發(fā)板搭配高速可擴(kuò)展ADDA 板。FPGA 內(nèi)部鎖相環(huán)倍頻模塊(PLL)最高可產(chǎn)生200MHz的時(shí)鐘信號(hào),為保證FPGA 時(shí)序穩(wěn)定性,將內(nèi)部時(shí)鐘設(shè)定為100MHz。高速ADDA 擴(kuò)展板在Vertex5FPGA 平臺(tái)上可實(shí)現(xiàn)14位的模數(shù)、數(shù)模轉(zhuǎn)換。圖4為FPGA 和DAC的功能框圖。

圖4 FPGA和DAC功能框圖

利用硬件描述語言(VerilogHDL語言)在ISE軟件開發(fā)環(huán)境下,調(diào)用FPGA 內(nèi)的相關(guān)模塊如PLL模塊、DAC模塊、BUFER模塊等編寫了相位翻轉(zhuǎn)信號(hào)的邏輯控制程序。DAC脈沖輸出信號(hào)的生成采用了FPGA的狀態(tài)機(jī)模式。無觸發(fā)信號(hào)時(shí),FPGA 狀態(tài)機(jī)處于0狀態(tài),寫入高速DAC板的值保持為0;受到高電平觸發(fā)后,FPGA 開始執(zhí)行內(nèi)部時(shí)鐘為100MHz的狀態(tài)機(jī),以100MHz的數(shù)據(jù)刷新率將編輯好的賦值表寫入DAC板,輸出兩路脈沖電平信號(hào),賦值表寫完后狀態(tài)機(jī)回歸0狀態(tài)。

3 IQ 控制信號(hào)的調(diào)試

高速DAC板采用了隔離變壓器將DAC芯片的差分輸出轉(zhuǎn)變?yōu)閱味溯敵?就時(shí)間積分而言,輸出信號(hào)中無直流分量,這給脈沖直流電平信號(hào)的生成帶來一定的困難。為此構(gòu)建了如圖5所示的IQ 控制信號(hào)調(diào)試系統(tǒng),依據(jù)相位翻轉(zhuǎn)系統(tǒng)輸出信號(hào)的幅相監(jiān)測結(jié)果,調(diào)整DAC賦值表。功率幅值監(jiān)測采用Agilent8990B峰值功率計(jì),相位監(jiān)測采用IQ 解調(diào)器和示波器。經(jīng)過反復(fù)調(diào)試,最終得到如圖6所示的DAC賦值表(兩路DAC相同),其對(duì)應(yīng)的DAC板模擬輸出即IQ 控制信號(hào)如圖7所示,相位翻轉(zhuǎn)系統(tǒng)輸出RF信號(hào)的幅相特性如圖8~9所示。

圖5 IQ控制信號(hào)調(diào)試系統(tǒng)

圖6 DAC賦值表

圖7 DAC輸出的IQ控制信號(hào)

從圖8可以看出,功率幅值在4μs脈沖內(nèi)保持一致,說明相位跳變后信號(hào)的功率未發(fā)生變化。調(diào)整移相器,使IQ 解調(diào)器的LO 和RF信號(hào)在脈沖的前3μs保持同相,Q 輸出為零,I 為正極值(圖9(a)),后1μs的Q值依然為零,而I 信號(hào)跳變?yōu)樨?fù)極值,說明相位變化了180°。將移相器相移90°,得到圖9(b)的IQ 波形,I 信號(hào)在相位跳變前后均為零值,而Q 信號(hào)的極性發(fā)生了改變。由于相位翻轉(zhuǎn)的絕對(duì)精度不是系統(tǒng)關(guān)鍵性指標(biāo),未對(duì)翻轉(zhuǎn)相位進(jìn)行精確測量,但依據(jù)以上測量結(jié)果,可基本確定翻轉(zhuǎn)相位在180°±2°范圍內(nèi)。對(duì)調(diào)制器IQ 脈沖電平信號(hào)進(jìn)行了長期監(jiān)測,其穩(wěn)定度達(dá)到±0.1%,對(duì)應(yīng)的翻轉(zhuǎn)相位的穩(wěn)定度優(yōu)于±0.5°。

圖8 翻轉(zhuǎn)系統(tǒng)RF輸出信號(hào)的幅度包絡(luò)

圖9 解調(diào)器輸出的IQ信號(hào)波形

由于DAC輸出電路的隔直特性,IQ 控制電平的負(fù)脈沖有較長的下降過程(總時(shí)間積分為零),導(dǎo)致RF脈沖拖尾。對(duì)此我們調(diào)整了相位翻轉(zhuǎn)系統(tǒng)后的固態(tài)放大器(SSA)的時(shí)序和脈沖長度,將拖尾部分予以截?cái)?其實(shí)現(xiàn)過程如圖10所示。

圖10 相位翻轉(zhuǎn)系統(tǒng)和SSA的時(shí)序以及輸出信號(hào)波形

從以上IQ 控制信號(hào)的調(diào)試過程可以得出,DAC板的交流輸出方式對(duì)FPGA 的功能發(fā)揮產(chǎn)生了極大的限制,數(shù)字信號(hào)波形(賦值表)與實(shí)際模擬輸出信號(hào)完全不同,給控制信號(hào)的邏輯編程過程帶來了較大的困難,而且某些比較復(fù)雜的信號(hào)可能無法生成。

4 在線測試結(jié)果

直線加速器全系統(tǒng)安裝結(jié)束后,開啟相位翻轉(zhuǎn)系統(tǒng)和速調(diào)管,對(duì)能量倍增器進(jìn)行了在線調(diào)諧,并用峰值功率計(jì)測量能量倍增器輸出功率波形和增益。經(jīng)測試,6臺(tái)能量倍增器的增益均超過7dB,最高達(dá)到7.54dB(圖11)。經(jīng)長期運(yùn)行監(jiān)測,能量倍增器功率增益的穩(wěn)定度為±0.1dB,這說明能量倍增器和相位翻轉(zhuǎn)系統(tǒng)都達(dá)到了設(shè)計(jì)指標(biāo)。

圖11 SLED輸出功率波形圖

5 結(jié) 論

基于FPGA 和IQ 調(diào)制器的相位翻轉(zhuǎn)系統(tǒng)產(chǎn)生了SLED 工作所需的4 μs 相位翻轉(zhuǎn)RF 脈沖信號(hào),相位翻轉(zhuǎn)精度約180°±2°,穩(wěn)定度達(dá)到±0.5°,SLED的能量增益最高達(dá)到7.54dB,增益的長期穩(wěn)定性達(dá)到±0.1dB,整個(gè)能量倍增系統(tǒng)的各項(xiàng)指標(biāo)滿足設(shè)計(jì)要求。

通過相位翻轉(zhuǎn)系統(tǒng)的研制,證明了FPGA 可以產(chǎn)生微波系統(tǒng)控制所需的高速幅相調(diào)制信號(hào),因此即將開展研制的800MeV 直線加速器微波數(shù)字低電平反饋控制系統(tǒng)擬采用FPGA 方案。同時(shí)我們也意識(shí)到DAC板的交流輸出方式不利于高速復(fù)雜控制信號(hào)的產(chǎn)生。但目前市場上尚無合適的高速高精度、直流輸出的DAC板。對(duì)此我們已和相關(guān)FPGA 研發(fā)單位聯(lián)合開展了高速直流FPGA 專用DAC擴(kuò)展板的研制工作。