DDS 的仿真波形如圖３ 所示。系統(tǒng)仿真是由Modelsim10.1a 軟件實(shí)現(xiàn)的。

圖３?。模模?的仿真波形

２）偽碼發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)
GPS 從根本上講是一個(gè)基于碼分多址（CDMA）的擴(kuò)頻（SS）通信系統(tǒng)。擴(kuò)頻調(diào)制是通過偽隨機(jī)碼或偽隨機(jī)（PN）序列來實(shí)現(xiàn)的。GPS 采用的GOLD序列就是由ｍ序列優(yōu)選對(duì)產(chǎn)生的，其目的之一是用來實(shí)現(xiàn)碼分多址，目的之二是用來測(cè)距。

ｍ 序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu)的電路，它由ｎ 位移位寄存器加異或反饋網(wǎng)絡(luò)組成，其序列長(zhǎng)度Ｍ ＝２ｎ －１，只有一個(gè)冗余狀態(tài)即全０ 狀態(tài)，所以稱為最大線性碼發(fā)生器。

由于其結(jié)構(gòu)已定型，且反饋函數(shù)和連接形式都有一定規(guī)律，因此利用查表就可以設(shè)計(jì)出ｍ 序列碼。表１ 列出了部分ｍ 序列碼的反饋函數(shù)和移位寄存器位數(shù)ｎ 的對(duì)應(yīng)關(guān)系。如果給定一個(gè)序列信號(hào)長(zhǎng)度Ｍ，則根據(jù)Ｍ ＝２ｎ-１ 求出ｎ，由ｎ 查表便可得到相應(yīng)的反饋函數(shù)。

考慮用長(zhǎng)度ｍ ＝５ 的線性反饋移位寄存器產(chǎn)生一個(gè)ｍ 序列。從表１ 中選擇［３，５］作為反饋連接，編寫相應(yīng)代碼進(jìn)行仿真，結(jié)果如圖４ 所示（初始狀態(tài)為00001）。系統(tǒng)仿真是由Modelsim10.1a 軟件實(shí)現(xiàn)的。通過仿真波形可以看出，偽碼發(fā)生器輸出的序列為1000010010110011111000110111010...,碼序列周期Ｍ=31。

圖４　偽碼發(fā)生器的仿真波形

３）低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)
濾波器是數(shù)字信號(hào)處理中十分常用的模塊之一，一般來講，對(duì)于一些比較復(fù)雜的通用數(shù)字運(yùn)算或處理需求，如果目標(biāo)器件及開發(fā)工具提供相應(yīng)的IP核，則一般選用IP核進(jìn)行設(shè)計(jì)，這樣不僅可以提高設(shè)計(jì)效率，同時(shí)也可以保證系統(tǒng)的性能。

Xilinx 公司作為世界上最大的 FPGA/CPLD 生產(chǎn)商之一，多年來一直占據(jù)行業(yè)領(lǐng)先的地位。Xilinx 的FPGA/CPLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，而且它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能等。ISE（Intergrated synthesis Environment）是Xilinx FPGA/CPLD 的綜合性集成設(shè)計(jì)平臺(tái)，利用該平臺(tái)可完成從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、程序下載與配置、功耗分析等整個(gè)FPGA/CPLD 的開發(fā)過程，其最新版本為ISE14.7 suit 系列。ISE13.1 提供了功能十分強(qiáng)大的FIR 核FIR Compiler v5.0。FIR 核進(jìn)行配置后，即可以使用。

FIR Compiler v5.0核可根據(jù)用戶需要，選擇生成乘／ 加結(jié)構(gòu)（Multiply Accumulate,MAC）或分布式結(jié)構(gòu)（Distributed Arithmatic,,DA)的濾波器；最多可同時(shí)支持256個(gè)通道；抽頭系數(shù)從2～1024，輸入數(shù)據(jù)位寬及濾波器系數(shù)最多可支持49 比特，能夠自動(dòng)發(fā)掘系數(shù)的對(duì)稱性來節(jié)省資源。

首先用 MATLAB 仿真低通濾波器系數(shù)，對(duì)濾波器系數(shù)進(jìn)行n 位量化，并將濾波器系數(shù)存入FPGA所需的COE 文件。然后，用FIR 濾波器進(jìn)行設(shè)計(jì)和實(shí)現(xiàn)。

低通濾波器（Lowpass filter,LPF）的仿真波形如圖５ 所示。系統(tǒng)仿真由Modelsim10.1a 軟件實(shí)現(xiàn)。

圖５　低通濾波器的仿真波形

４）數(shù)字鑒相器的設(shè)計(jì)
數(shù)字鑒相器原理圖如圖６ 所示。

圖６　數(shù)字鑒相器原理圖

根據(jù)圖１ Costas環(huán)的工作原理，鑒相器實(shí)際上是同相支路與正交支路的乘法運(yùn)算。在FPGA 實(shí)現(xiàn)過程中，乘法運(yùn)算不僅需要耗費(fèi)較大的硬件資源，且運(yùn)算速度也會(huì)受到一定限制。工程上通常取同相支路的符號(hào)位作為過零檢測(cè)脈沖，并與正交支路進(jìn)行異或運(yùn)算。

５）數(shù)字環(huán)路濾波器的設(shè)計(jì)
數(shù)字環(huán)路濾波器的結(jié)構(gòu)如圖７ 所示。

圖７　數(shù)字環(huán)路濾波器的結(jié)構(gòu)圖

環(huán)路濾波器在Costas 接收機(jī)中起著非常重要的作用。它具有低通特性，一方面可以起低通濾波器的作用，更重要的是它對(duì)環(huán)路參數(shù)調(diào)整起著決定性的作用。在模擬電路中，常用的環(huán)路濾波器有RC積分濾波器、無源比例積分濾波器和有源比例積分濾波器。其中高增益的有源比例積分濾波器因其性能優(yōu)良，是鎖相環(huán)中應(yīng)用最為廣泛的濾波器（理想積分濾波器）。數(shù)字環(huán)路濾波器設(shè)計(jì)的關(guān)鍵問題在于獲取濾波器系數(shù)Ｃ１、Ｃ２。

對(duì)于理想積分濾波器來講，其數(shù)字化系統(tǒng)函數(shù)表示為

３　系統(tǒng)實(shí)現(xiàn)與仿真

圖８ 為系統(tǒng)設(shè)計(jì)在Xilinx ISE開發(fā)平臺(tái)下實(shí)現(xiàn)后的仿真波形。系統(tǒng)仿真是由Modelsim10.1a軟件實(shí)現(xiàn)的。根據(jù)無線電技術(shù)的慣例，以二進(jìn)制數(shù)“０”代表正電平（+１），以二進(jìn)制數(shù)“１”代表負(fù)電平（-１）。從Ｉ、Ｑ 支路輸出波形可以看出，BPSK調(diào)制后，在偽碼發(fā)生器輸出“０”時(shí)，載波相位狀態(tài)不變，在偽碼發(fā)生器輸出“１”時(shí)，載波相位會(huì)有１80度 跳變。通過仿真波形還可以看出，對(duì)于不知道偽隨機(jī)碼（PN碼）的用戶而言，擴(kuò)頻后的信號(hào)簡(jiǎn)直就是噪聲。FPGA 實(shí)現(xiàn)后，可以在ISE 界面十分方便地查看到整個(gè)系統(tǒng)所占用的硬件資源及最高系統(tǒng)運(yùn)算速度。其中， Slice Registers（寄存器資源）使用了759 個(gè)，占３％； Slice LUTs（查找表資源） 使用了631 個(gè)，占3％； Block RAM/FIFO使用了１ 個(gè)，占３％；BUFG/BUFGCTRLs（全局時(shí)鐘資源） 使用了1 個(gè)，占3％；DSP48Es 使用了8個(gè)， 占25％。Minimum period:7.958ns｛１｝ （Maximun frequency:125.660MHz） 最高系統(tǒng)時(shí)鐘頻率可達(dá)125.660MHz，顯然滿足設(shè)計(jì)要求的100 MHz。

圖８　系統(tǒng)仿真波形

４　結(jié)束語

GPS接收機(jī)對(duì)信號(hào)的跟蹤主要是借助載波環(huán)和碼環(huán)來完成的。載波環(huán)通過復(fù)制一個(gè)與接收載波信號(hào)的相位或頻率相一致的載波，然后讓接收信號(hào)與復(fù)制載波進(jìn)行相乘混頻，以實(shí)現(xiàn)對(duì)輸入信號(hào)的下變頻，從中獲得對(duì)接收載波信號(hào)的相位或頻率的測(cè)量值，并且解調(diào)出接收信號(hào)上所調(diào)制的導(dǎo)航電文數(shù)據(jù)比特。載波同步的性能直接影響著通信系統(tǒng)的性能。全數(shù)字的載波同步環(huán)對(duì)GPS接收機(jī)來講就非常重要。