本文將介紹使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法。這些最佳方法包括：在設(shè)計(jì)過(guò)程初期分析定點(diǎn)量化的效應(yīng)并優(yōu)化字長(zhǎng)，產(chǎn)生更小、更高效的實(shí)現(xiàn)方案；利用自動(dòng)HDL代碼生成功能，
2013-01-28 11:08:08
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FPGA 非常適合精密電機(jī)控制，在這個(gè)項(xiàng)目中，我們將創(chuàng)建一個(gè)簡(jiǎn)單的電機(jī)控制程序，在此基礎(chǔ)上可以構(gòu)建更復(fù)雜的應(yīng)用。
2023-08-11 09:06:33753 
大家好！又到了每日學(xué)習(xí)的時(shí)間了，今天我們聊一聊FPGA做開(kāi)發(fā)的時(shí)候，有哪些設(shè)計(jì)規(guī)范，從文檔到工程建立等，聊一聊也許你會(huì)學(xué)到很多東西，少走很多彎路哦！在團(tuán)隊(duì)項(xiàng)目開(kāi)發(fā)中，為了使開(kāi)發(fā)的高效性、一
2018-02-24 15:58:03
FPGA入門(mén)：第一個(gè)工程實(shí)例之工程創(chuàng)建 本文節(jié)選自特權(quán)同學(xué)的圖書(shū)《FPGA/CPLD邊練邊學(xué)——快速入門(mén)Verilog/VHDL》書(shū)中代碼請(qǐng)?jiān)L問(wèn)網(wǎng)盤(pán)：http://pan.baidu.com/s
2015-02-12 11:14:55
這兩個(gè)概念有不同的理解，很多人也會(huì)認(rèn)為代碼風(fēng)格和代碼書(shū)寫(xiě)規(guī)范說(shuō)的是一碼事。不管怎樣，筆者在此為了說(shuō)明和代碼書(shū)寫(xiě)相關(guān)的兩個(gè)很重要的方面，做如下的區(qū)分界定：●代碼書(shū)寫(xiě)規(guī)范，特指代碼書(shū)寫(xiě)的基本格式，如不同語(yǔ)法
2015-06-19 10:38:00
文檔創(chuàng)建既然是ROM，那么我們就必須實(shí)現(xiàn)給它準(zhǔn)備好數(shù)據(jù)，然后在FPGA實(shí)際運(yùn)行時(shí)，我們直接使用這些預(yù)存儲(chǔ)好的數(shù)據(jù)就行。Xilinx FPGA的片內(nèi)ROM支持初始化數(shù)據(jù)配置。如圖所示，我們可以創(chuàng)建一個(gè)名為
2019-04-08 09:34:43
VHDL代碼書(shū)寫(xiě)規(guī)范可供參考，但是相信每一個(gè)稍微規(guī)范點(diǎn)的做FPGA設(shè)計(jì)的公司都會(huì)為自己的團(tuán)隊(duì)制定一套供參考的代碼書(shū)寫(xiě)規(guī)范。畢竟一個(gè)團(tuán)隊(duì)中，大家的代碼書(shū)寫(xiě)格式達(dá)到基本一致的情況下，相互查閱、整合或移植起來(lái)
2019-04-16 04:08:09
1. 概要本篇文章主要介紹在FPGA設(shè)計(jì)中如何使用本GXFPGA驅(qū)動(dòng)創(chuàng)建一個(gè)中斷事件/請(qǐng)求。2. 簡(jiǎn)介中斷作為硬件與軟件握手和同步的手段而被廣泛使用，可用于表示硬件進(jìn)程的完成或軟件執(zhí)行過(guò)程中的請(qǐng)求
2018-08-31 15:12:06
Windows 和 Linux 操作系統(tǒng)的軟件。與許多 FPGA 工具鏈相比，下載量很小，約為 25 MB。
在下載的壓縮文件中，您將找到一個(gè)包含所有二進(jìn)制文件的二進(jìn)制區(qū)域和一個(gè)包含多個(gè)示例項(xiàng)目的工作區(qū)
2024-01-11 00:52:12
作為fpga小白，在做fpga控制dds輸出頻率和幅度的設(shè)計(jì)，在大神指導(dǎo)下完成了mif文件的生成，但是生成的是10個(gè)mif文件，同學(xué)告訴我應(yīng)該下一步在fpga中寫(xiě)一個(gè)片選，想問(wèn)問(wèn)應(yīng)該怎么寫(xiě)？寫(xiě)在哪？
2019-02-20 23:59:50
選項(xiàng)編譯執(zhí)行生成HEX文件二、一個(gè)51程序設(shè)計(jì)和仿真在keil5上重新建一個(gè)工程選上C51芯片創(chuàng)建文本輸入代碼保存.c文件并進(jìn)行編譯編譯后執(zhí)行生成HEX文件建立proteus工程進(jìn)行仿真建立新工程找出
2021-12-17 06:24:32
創(chuàng)建1個(gè)TCP任務(wù)+3個(gè)UDP任務(wù)時(shí)，最后一個(gè)任務(wù)不能成功創(chuàng)建。程序是在探索者附帶的LWIP_網(wǎng)絡(luò)實(shí)驗(yàn)NETCONN_UDP例程的基礎(chǔ)上修改的，連接上串口調(diào)試助手，顯示圖片如下面截圖。發(fā)現(xiàn)
2020-04-17 04:35:28
你好，當(dāng)我嘗試創(chuàng)建一個(gè)stm32項(xiàng)目時(shí)，在生成代碼的最后一步，我遇到了這個(gè)警告并且沒(méi)有生成代碼。在嘗試解壓 stm32cube 包后，它說(shuō)“目標(biāo)目錄已經(jīng)存在”。我確實(shí)已經(jīng)下載并解壓縮了包。但它似乎沒(méi)有使用該文件夾和文件。我是否必須刪除我解壓縮的那個(gè)然后創(chuàng)建項(xiàng)目？
2022-12-27 06:51:29
LABVIEW里面生成程序規(guī)范，源文件，和始終包括是什么意思？謝謝了
2013-05-01 16:27:00
當(dāng)VI中含有 NI SoftMotion中的運(yùn)動(dòng)函數(shù)模塊如Straight Line Move函數(shù)時(shí)，生成應(yīng)用程序時(shí)總出錯(cuò)，這是怎么回事
2014-09-02 21:04:23
?LabVIEW創(chuàng)建的PDA應(yīng)用程序不是一個(gè)合法的Pocket PC應(yīng)用程序通過(guò)LabVIEW 的PDA模塊（Pocket PC）成功創(chuàng)建了一個(gè)LabVIEW VI，然后把它編譯成一個(gè)PDA應(yīng)用程序
2022-04-20 20:35:46
‘工具’-‘通過(guò)VI生成應(yīng)用程序(EXE)...’2、點(diǎn)擊繼續(xù)，可以更改一下程序生成規(guī)范名稱，如圖，其它不用動(dòng)，點(diǎn)擊‘生成’ 3、點(diǎn)擊完成后，如圖，新建安裝程序 4、可修改產(chǎn)品信息-產(chǎn)品名稱-恒凱
2022-09-09 18:40:18
創(chuàng)建的二進(jìn)制文件及VI，無(wú)需重新編譯。該改進(jìn)適用于獨(dú)立應(yīng)用程序(EXE)、共享庫(kù)(DLL)以及打包項(xiàng)目庫(kù)。要使二進(jìn)制文件向后兼容，請(qǐng)根據(jù)您的程序生成規(guī)范，勾選特定對(duì)話框高級(jí)頁(yè)面上的以下復(fù)選框：程序生成規(guī)范
2017-05-02 12:56:07
NI Package Manager創(chuàng)建程序包
要使用PackageManager創(chuàng)建程序包，即把相關(guān)的組件都放在一個(gè)目錄下，使用命令行創(chuàng)建程序包。
程序包是一個(gè)壓縮文件，包含要安裝到目標(biāo)位置
2023-11-19 20:11:01
立創(chuàng)、中興PCB元件創(chuàng)建及命名規(guī)范
2021-02-24 16:59:14
Servlet入門(mén)----創(chuàng)建第一個(gè)自己的Servlet小程序使用開(kāi)發(fā)工具創(chuàng)建第一步：打開(kāi)Myeclipse或者Eclipse，新建一個(gè)Web project，然后新建一個(gè)類(lèi)Demo01.java
2018-01-31 13:48:56
我想知道是否有開(kāi)發(fā)套件和文檔可用于數(shù)字化VGA siganls以使用FPGA創(chuàng)建數(shù)字視頻幀。我看到許多生成VGA輸出的fpga應(yīng)用程序，但我正在尋找一個(gè)可以接收VGA輸入的應(yīng)用程序。這可能需要外部A
2019-01-29 09:45:37
VI創(chuàng)建所需的全部設(shè)置，例如需包含的文件、要創(chuàng)建的目錄和對(duì)VI目錄的設(shè)置。創(chuàng)建和配置以下各種類(lèi)型的程序生成規(guī)范：源代碼發(fā)布－源代碼發(fā)布可用來(lái)把一系列源文件打包。源文件發(fā)布可把代碼發(fā)送其他開(kāi)發(fā)人員供其在
2009-05-30 09:57:19
調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)（無(wú)論軟件還是硬件），不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過(guò)一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫(xiě)的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說(shuō)檢錯(cuò)
2012-08-10 18:51:22
創(chuàng)建工程可執(zhí)行程序的話會(huì)生成一個(gè).ioc文件，然后可以使用MX配置生成代碼，
但創(chuàng)建靜態(tài)庫(kù)工程的話并沒(méi)有生成.ioc文件，請(qǐng)教一下如何使用。
感謝?。。。。。。。。?！
2024-03-12 08:04:13
）2.labview 在生成調(diào)用excel的應(yīng)用程序時(shí)，為什么在編寫(xiě)程序的電腦上可以正常運(yùn)行，但是在其他電腦上運(yùn)行不了。labview的生成規(guī)范應(yīng)該怎么設(shè)置呢？
2021-07-15 19:32:26
在labview中編程，其輸出有數(shù)組，如圖左上所示，生成了數(shù)組值【5,10,15】；將程序通過(guò)項(xiàng)目中的程序生成規(guī)范生成共享庫(kù)DLL文件，如圖右邊所示；然后將生成的DLL在labview中進(jìn)行調(diào)用，在
2016-08-19 16:18:38
在大規(guī)模的復(fù)制程序時(shí)，要在每臺(tái)PC機(jī)上安裝labview是一個(gè)浪費(fèi)時(shí)間的事情，而生成安裝包后就不用在安裝labview浪費(fèi)時(shí)間了具體步奏，文字+上圖：打開(kāi)項(xiàng)目瀏覽器——程序生成規(guī)范+鼠標(biāo)右擊——新建
2013-01-20 15:41:30
大家好，我使用VIVADO 2015.2為ZC706演變板生成了一個(gè)帶zynq處理系統(tǒng)的SoC。我可以使用SDK運(yùn)行應(yīng)用程序，如果我選擇放置堆和堆棧，放置代碼選擇，放置數(shù)據(jù)選擇
2020-04-29 10:00:30
創(chuàng)建工程可執(zhí)行程序的話會(huì)生成一個(gè).ioc文件，然后可以使用MX配置生成代碼，
但創(chuàng)建靜態(tài)庫(kù)工程的話并沒(méi)有生成.ioc文件，請(qǐng)教一下如何使用。
感謝?。。。。。。。。?！
2023-08-09 07:37:16
我做了一個(gè)VI項(xiàng)目，想生成安裝程序安裝在其他電腦上（未安裝LabVIEW）。但是在新電腦上安裝后卻說(shuō)缺少一個(gè)dll文件，然而那個(gè)dll文件在項(xiàng)目的依賴關(guān)系中是存在的（如附件所示）。我想問(wèn)是不是這個(gè)dll文件沒(méi)有和其他VI一起打包到安裝程序里面？如果沒(méi)有，應(yīng)該怎么設(shè)置？ 先謝謝各位大神了！
2016-02-25 14:26:20
我在項(xiàng)目里添加了一Vi，設(shè)置了輸入和輸出控制，然后保存。在生成應(yīng)用程序規(guī)范-新建-應(yīng)用程序或者安裝程序或者共享庫(kù)，都沒(méi)有反應(yīng)。我的labview程序已經(jīng)激活了，這是什么什么呢 ？
2014-11-02 18:17:39
存放txt的文件夾。如圖所示，運(yùn)行中動(dòng)態(tài)動(dòng)用的VI通過(guò)右擊添加文件的方法加入，子VI會(huì)自動(dòng)存放到依賴關(guān)系里。右擊程序生成規(guī)范，選擇EXE。將啟動(dòng)程序添加到如圖右上方位置，將文件夾和動(dòng)態(tài)調(diào)用的VI添加到
2016-11-07 22:13:09
的vi），那它們是怎么做到的呢？其實(shí)就是程序生成規(guī)范里面的源代碼發(fā)布，如下圖所示：自定義vi屬性中還有很多屬性可以配置，大家可以自行實(shí)驗(yàn)，重要代碼記得備份，否則無(wú)法復(fù)原，慎用
2021-04-05 11:32:43
華為FPGA設(shè)計(jì)規(guī)范
2012-08-17 10:58:39
華為FPGA設(shè)計(jì)規(guī)范
2012-08-20 23:35:47
本文詳細(xì)討論了基于FPGA的mif文件創(chuàng)建與使用，對(duì)于mif文件創(chuàng)建與使用均給出了兩種可行性的方法。mif文件具有固定格式，而對(duì)mif文件使用主要就是對(duì)mif。文件begin與end之間的內(nèi)容進(jìn)行修改。本文以四位二進(jìn)制加法查找表的實(shí)現(xiàn)為例，給出了m（Matlab）語(yǔ)言源程序。
2021-05-06 06:04:19
這里寫(xiě)自定義目錄標(biāo)題歡迎使用Markdown編輯器新的改變功能快捷鍵合理的創(chuàng)建標(biāo)題，有助于目錄的生成如何改變文本的樣式插入鏈接與圖片如何插入一段漂亮的代碼片生成一個(gè)適合你的列表創(chuàng)建一個(gè)表格設(shè)定內(nèi)容
2021-12-01 07:23:43
進(jìn)行操作：---- 2）構(gòu)建Pass-Through演示創(chuàng)建一個(gè)新的ISE Preject，......使用如XAPP1075中所述的CORE Generator生成三速率SDI內(nèi)核，為其提供文件名
2020-06-18 16:13:23
我的板子已經(jīng)有了一個(gè) ioc 文件。所以我使用它為 Touchgfx Designer 創(chuàng)建了一個(gè)應(yīng)用程序模板。但是當(dāng)我在 Designer 中生成代碼時(shí)，我收到有關(guān)找不到該 ioc 文件的錯(cuò)誤
2023-01-05 06:32:57
其發(fā)送到HDMI輸出端口。我知道如何生成一個(gè)位文件并將其加載到FPGA上，但在設(shè)置環(huán)境時(shí)我真的很新。你能給我一些方向嗎？
2019-09-06 09:30:15
請(qǐng)問(wèn)如何使用LabVIEW和FPGA來(lái)創(chuàng)建一個(gè)自動(dòng)化的微控制器測(cè)試系統(tǒng)？
2021-04-09 06:08:00
你好，我想駕駛一臺(tái)基于圖16F1459的濕度發(fā)生器通過(guò)labview。沒(méi)有用于labview的驅(qū)動(dòng)程序，我使用labview的驅(qū)動(dòng)程序生成器創(chuàng)建一個(gè)。不幸的是，我總是有一個(gè)溝通的渠道（散裝管道不存在
2019-10-31 13:07:23
目中添加Sub VI.lvlib2.4 在項(xiàng)目底部，程序生成規(guī)范>右鍵>新建>打包庫(kù)2.5 在屬性頁(yè)源文件中選擇需要需要打包的庫(kù)2.6 在屬性頁(yè)信息中,設(shè)置打包庫(kù)生成目錄到新的目錄
2019-05-24 09:00:59
文章目錄一、內(nèi)容介紹二、CubeMX生成工程1）創(chuàng)建工程2）導(dǎo)出工程三、功能實(shí)現(xiàn)1）代碼完善2）代碼燒錄3）結(jié)果展示四、總結(jié)五、內(nèi)容參考一、內(nèi)容介紹完成一個(gè)STM32的USART串口通訊程序（采用
2022-02-10 07:28:32
CubeMX移植野火ILI9341觸摸畫(huà)板筆記前言前期準(zhǔn)備CubeMX配置移植代碼調(diào)試感言前言本次移植使用CubeMX和Keil5,大致流程為用CubeMX生成一個(gè)工程文件不配置任何外設(shè)，其后將野火
2022-01-21 07:37:44
大家好，我正在使用zedboard創(chuàng)建一個(gè)AXI接口應(yīng)用程序，以突發(fā)模式從ARM發(fā)送64字節(jié)數(shù)據(jù)到FPGA。為此，我在vivado中創(chuàng)建了一個(gè)自定義AXI從站，選擇它作為AXI FULL（因?yàn)锳XI
2020-08-12 10:37:46
些市面上的書(shū)籍都會(huì)講解。如上圖所示，首先，要建立一個(gè)項(xiàng)目。項(xiàng)目包含自己的 vi 等等。如果沒(méi)有其他動(dòng)態(tài)調(diào)用的文件，生成 EXE 是很容易的。在“程序生成規(guī)范”上右鍵→新建→應(yīng)用程序。注意：有些人可能沒(méi)有安裝
2015-02-03 10:24:58
我在生成應(yīng)用程序的時(shí)候，右鍵點(diǎn)擊程序生成規(guī)范，點(diǎn)擊新建，只有源代碼發(fā)布和web兩項(xiàng)，沒(méi)有應(yīng)用程序，安裝程序以及DLL和ZIP等，是因?yàn)槲覜](méi)有應(yīng)用程序生成器的問(wèn)題嗎？那去哪可以整一個(gè)免費(fèi)的LabVIEW2009 應(yīng)用程序生成器？求高手教我
2012-09-04 09:19:25
為了在您每次登入您的計(jì)算機(jī)時(shí)完成自動(dòng)連接，請(qǐng)選擇Reconnect at logon復(fù)選框。h.點(diǎn)擊Finish按鈕。5.創(chuàng)建一個(gè)應(yīng)用程序生成規(guī)范并設(shè)置共享文件夾的目標(biāo)路徑。 開(kāi)始準(zhǔn)備a.打開(kāi)您希望
2019-04-08 09:42:14
我嘗試創(chuàng)建一個(gè)引導(dǎo)加載器應(yīng)用程序，它實(shí)際上不是一個(gè)加載器，而是一個(gè)引導(dǎo)決策過(guò)程，它決定了工作應(yīng)用程序使用哪組程序內(nèi)存。工作應(yīng)用程序將駐留在PFM1或PFM2中。Bootloader將始終駐留
2019-10-10 06:21:50
實(shí)現(xiàn)頂層設(shè)計(jì)是不可能的，因?yàn)槲蚁?b class="flag-6" style="color: red">生成一個(gè)時(shí)鐘來(lái)驅(qū)動(dòng)FPGA邏輯和使用DCM的OPAD。以下是ERROR消息。錯(cuò)誤：位置：1206- 此設(shè)計(jì)包含一個(gè)全局緩沖區(qū)實(shí)例，驅(qū)動(dòng)網(wǎng)絡(luò)，驅(qū)動(dòng)以下（前30個(gè)）非時(shí)鐘
2019-07-03 09:33:36
XPS中設(shè)計(jì)了您的硬件平臺(tái)，最終為FPGA生成了一個(gè)比特流?！边@是真實(shí)的，我就是這樣?，F(xiàn)在它說(shuō)，“......你將硬件平臺(tái)描述導(dǎo)出到軟件開(kāi)發(fā)套件（SDK）?！笔謨?cè)說(shuō)要遵循以下步驟：1.在PlanAhead
2020-03-23 09:19:10
怎么設(shè)計(jì)一款基于SCA規(guī)范下的FPGA硬件抽象層?
2021-05-08 06:51:46
怎樣去創(chuàng)建一個(gè)新的安卓程序應(yīng)用呢？有哪些創(chuàng)建步驟？
2022-03-04 12:41:44
\DataSocketServer Control.vi生成應(yīng)用程序或共享庫(kù)(DLL):請(qǐng)確保在應(yīng)用程序或共享庫(kù)的程序生成規(guī)范中已正確包括所有動(dòng)態(tài)加載的VI。LabVIEW Real-Time:無(wú)法
2013-05-23 17:45:19
是這樣的：默認(rèn)情況下，每次Env重新生成后，都會(huì)默認(rèn)創(chuàng)建一個(gè)名為 project.uvporjx的工程，為了工程管理規(guī)范，我們需要重命名。解決方法：以創(chuàng)建MDK5的工程為例，僅需修改tools目錄下的building.py文件中的如下圖處：原作者：svchao
2022-11-08 11:36:05
對(duì) TouchGFX 生成的項(xiàng)目進(jìn)行了完全相同的設(shè)置。我比較了兩個(gè)生成的文件并添加了缺少的文件，如 BSP 驅(qū)動(dòng)程序。當(dāng)我編譯由 TouchGFX 生成的項(xiàng)目時(shí)，它會(huì)提供一個(gè)大的 .bin 文件（~2 GB
2023-01-05 07:10:13
剛接觸FPGA 想用FPGA實(shí)現(xiàn)422通訊 求大牛給一個(gè)實(shí)現(xiàn)UART的VHDL的程序
2013-12-05 20:40:39
求一個(gè)大神寫(xiě)一個(gè)FPGA關(guān)于鍵盤(pán)的程序設(shè)計(jì)。比如鍵盤(pán)上按鍵FPGA顯示和一些簡(jiǎn)單的加減乘除。最好再?gòu)?fù)雜一點(diǎn)。
2017-06-30 14:39:50
誰(shuí)能幫我編一個(gè)創(chuàng)建閃屏的程序——在程序啟動(dòng)時(shí)，計(jì)算機(jī)需要做大量耗時(shí)的初始化工作。當(dāng)程序比較大的時(shí)候，初始化可能需要數(shù)秒的時(shí)間。在此期間，如果不做任何處理，容易給用戶產(chǎn)生死機(jī)或者程序啟動(dòng)錯(cuò)誤的感覺(jué)。解決這個(gè)問(wèn)題最好的方式就是采用閃屏處理
2016-09-19 11:02:43
轉(zhuǎn) 本帖介紹一個(gè)用 STM32CubeMX 快速生成一個(gè) SDIO+FATFS讀寫(xiě)程序的方法。程序員只需要簡(jiǎn)單的配置步驟，就可以創(chuàng)建一個(gè)MDK工程。輸入少量代碼，無(wú)需了解SD卡底層操作和繁雜的初始化
2016-09-10 18:03:31
請(qǐng)問(wèn)labview已將項(xiàng)目生成安裝文件，但交給用戶安裝時(shí)：1 怎樣添加一個(gè)需要輸入序列號(hào)的對(duì)話框？2 怎樣在程序安裝時(shí)就自動(dòng)創(chuàng)建一個(gè)文件，比如txt，用來(lái)保存一些信息？
2016-02-25 12:05:24
就是如下圖別人的軟件都有“依賴關(guān)系，程序生成規(guī)范”這個(gè)選項(xiàng)為什么我的沒(méi)有，（同一個(gè)安裝包）
2018-10-29 17:09:47
在源程序中調(diào)用dll文件，其功能可以正常使用。生成可執(zhí)行文件后就沒(méi)用了，為什么。已經(jīng)在生成規(guī)范中將該dll文件放入了始終包括中
2018-10-11 21:08:50
mif文件的創(chuàng)建與使用是在基于FPGA的系統(tǒng)設(shè)計(jì)中引入ROM的關(guān)鍵環(huán)節(jié)。對(duì)mif文件的創(chuàng)建與使用展開(kāi)詳細(xì)討論，給出兩種可行性方法，并引入實(shí)例在MAX+PLUS Ⅱ環(huán)境下做了詳細(xì)的仿真
2010-12-13 17:47:29
42 FPGA中IP核的生成，簡(jiǎn)單介紹Quartus II生成IP核的基本操作，簡(jiǎn)單實(shí)用挺不錯(cuò)的資料
2015-11-30 17:36:1511 使用CubeMX生成TCPEchoServer程序
2015-12-08 11:45:090 【LabVIEW從入門(mén)到精通】2.5 子程序的創(chuàng)建與調(diào)用
2016-01-08 15:43:280 LabVIEW程序，關(guān)于生成Excel報(bào)表的程序
2016-12-28 10:54:24108 QNX程序創(chuàng)建指南
2017-01-03 17:40:480 兩種方式可顯示該頁(yè)面： 右鍵單擊項(xiàng)目瀏覽器窗口中FPGA終端下的程序生成規(guī)范，從快捷菜單中選擇新建?編譯，打開(kāi)編譯屬性對(duì)話框。在類(lèi)別列表中選擇Xilinx選項(xiàng)，可顯示該頁(yè)。 如FPGA程序生成規(guī)范
2017-11-17 19:07:062047 使用FPGA終端創(chuàng)建應(yīng)用程序前，必須創(chuàng)建一個(gè)LabVIEW項(xiàng)目。然后添加FPGA終端至該項(xiàng)目并創(chuàng)建FPGA VI。
2017-11-18 02:47:232228 LabVIEW使用IP集成節(jié)點(diǎn)方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加X(jué)ilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個(gè)空白VI，并顯示VI
2017-11-18 05:56:221746 主VI可用于與運(yùn)行在FPGA終端上的FPGA VI或位文件通信。主VI可運(yùn)行在計(jì)算機(jī)上或RT終端上。每個(gè)主VI必須打開(kāi)運(yùn)行在FPGA終端上的FPGA VI、程序生成規(guī)范或位文件的引用。可打開(kāi)與主VI
2017-11-18 06:05:012316 C語(yǔ)言變成規(guī)范
2018-05-24 14:36:3813 Synergy ISDE 視頻教程-使用Synergy項(xiàng)目生成器創(chuàng)建和構(gòu)建新的Synergy項(xiàng)目
2018-07-20 01:25:002844 FPGA I/O 優(yōu)化功能提供了自動(dòng)化 FPGA 符號(hào)生成流程，該流程與原理圖設(shè)計(jì)和 PCB 設(shè)計(jì)相集成，可節(jié)省大量創(chuàng)建 PCB 設(shè)計(jì)的時(shí)間，同時(shí)提高原理圖符號(hào)的總體質(zhì)量和準(zhǔn)確性。
2019-05-20 06:16:002844 
FPGA的I / O優(yōu)化提供了一個(gè)自動(dòng)化的FPGA符號(hào)生成過(guò)程集成的原理圖和PCB設(shè)計(jì),節(jié)省天的PCB設(shè)計(jì)創(chuàng)建時(shí)間的整體質(zhì)量和準(zhǔn)確性,同時(shí)增加你的原理圖符號(hào)。
2019-10-16 07:06:002292 LiteX 框架為創(chuàng)建 FPGA 內(nèi)核/SoC、探索各種數(shù)字設(shè)計(jì)架構(gòu)和創(chuàng)建完整的基于 FPGA 的系統(tǒng)提供了方便高效的基礎(chǔ)架構(gòu)。
2022-09-13 09:04:141179 在實(shí)際工作中，許多公司對(duì)Verilog程序編寫(xiě)規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫(xiě)規(guī)范不僅可以增強(qiáng)程序的可讀性、可移植性，而且也有助于邏輯工程師之間交流、溝通，提升邏輯組成員之間的團(tuán)隊(duì)協(xié)作能力。本文就大部分公司常見(jiàn)的Verilog程序編寫(xiě)規(guī)范作一個(gè)介紹。
2022-09-15 09:35:583412 電子發(fā)燒友網(wǎng)站提供《使用FPGA創(chuàng)建RISC V系統(tǒng).zip》資料免費(fèi)下載
2022-11-08 10:26:451 本文介紹Motion Solution Wizard自動(dòng)生成的程序、程序的調(diào)用，并簡(jiǎn)單介紹運(yùn)動(dòng)控制工程調(diào)用的運(yùn)動(dòng)控制庫(kù)文件。 具體操作介紹 1.在項(xiàng)目樹(shù)下雙擊“Motion Solution
2023-03-08 15:33:00275 LiteX 框架為創(chuàng)建 FPGA 內(nèi)核/SoC、探索各種數(shù)字設(shè)計(jì)架構(gòu)和創(chuàng)建完整的基于 FPGA 的系統(tǒng)提供了方便高效的基礎(chǔ)架構(gòu)。
2023-06-28 09:08:05425 
電子發(fā)燒友網(wǎng)站提供《分形生成FPGA設(shè)計(jì)練習(xí).zip》資料免費(fèi)下載
2023-07-06 10:09:470
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