設置簡單系統(tǒng)

協(xié)議處理一般情況下屬于狀態(tài)事務。必須先順序讀取在多個時鐘周期內進入總線的數(shù)據(jù)包字，然后根據(jù)數(shù)據(jù)包的某些字段決定進一步操作。通常應對這種處理的方法是使用狀態(tài)機，對數(shù)據(jù)包進行迭代運算，完成必要的處理。例3是一種簡單的狀態(tài)機，用于根據(jù)上一級的輸入丟棄或轉發(fā)數(shù)據(jù)包。該函數(shù)接收三個參數(shù)：一個是通過“inData”流接收到的輸入分組數(shù)據(jù)；一個是通過“validBuffer”流顯示數(shù)據(jù)包是否有效的1位旗標；第三個是稱為“outData”的輸出分組數(shù)據(jù)流。注意Vivado HLS函數(shù)中的參數(shù)是按引用傳遞的。這在使用較為復雜的Vivado HLS流的時候是必要的。ap_uint等較為簡單的數(shù)據(jù)類型則可按值傳遞。

第2行中的流水線編譯指令指示Vivado HLS將該函數(shù)流水線化，讓初始化間隔為1（II=1），即每個時鐘周期處理一個新的輸入數(shù)據(jù)字。Vivado HLS負責核驗設計，并確定需要在設計中引入多少個流水線級來滿足調度限制要求。

例3：使用Vivado HLS的有限狀態(tài)機
1 void dropper(stream&inData,
stream>&validBuffer,
stream&outData) {
2 #pragma HLS pipeline II=1 enable_flush
3
4 static enumdState {D_IDLE = 0, D_STREAM, D_
DROP} dropState;
5 axiWordcurrWord = {0, 0, 0, 0};
6
7 switch(dropState) {
8 case D_IDLE:
9 if (!validBuffer.empty() && !inData.empty()) {
10 ap_uint<1> valid = validBuffer.read();
11 inData.read(currWord);
12 if (valid) {
13 outData.write(currWord);
14 dropState = D_STREAM;
15 }
16 }
17 else
18 dropState = D_DROP;
19 break;
20 case D_STREAM:
21 if (!inData.empty()) {
22 inData.read(currWord);
23 outData.write(currWord);
24 if (currWord.last)
25 dropState = D_IDLE;
26 }
27 break;
28 case D_DROP:
29 if (!inData.empty()) {
30 inData.read(currWord);
31 if (currWord.last)
32 dropState = D_IDLE;
33 }
34 break;
35 }
36 }

第4行用于聲明一個靜態(tài)枚舉變量，用于表達該FSM中的狀態(tài)。使用枚舉與否可以選擇，不過能讓代碼更容易閱讀，因為可以給狀態(tài)適當?shù)孛?。不過使用任何整數(shù)或ap_unit變量也能得到與之類似的結果。第5行用于聲明一個“axiWord”類型的變量，用于存儲準備從輸入中讀取的分組數(shù)據(jù)。

第7行中的開關語句用于表達實際的狀態(tài)機。建議使用開關，但非強制要求。使用if-else決策樹也能執(zhí)行同樣的功能。開關語句能夠讓Vivado HLS工具更高效地枚舉所有狀態(tài)，并優(yōu)化得到的狀態(tài)機RTL代碼。

執(zhí)行從D_IDLE狀態(tài)開始，此時FSM從第10行和第11行的兩個輸入流讀取。這兩行分別代表兩種流對象讀取方法。這兩種方法均從設定的流讀取，然后將結果存儲到給定變量中。這種方法采取阻塞式讀取，意味著如果該方法調用無法順序執(zhí)行，就會暫停執(zhí)行該函數(shù)調用中的其余代碼。在試圖讀取空流的時候會發(fā)生這種情況。

流分割和合并

在協(xié)議處理中，根據(jù)協(xié)議棧特定字段轉發(fā)數(shù)據(jù)包給不同模塊，然后在發(fā)送前將不同的流重新組合，是一項關鍵功能。Vivado HLS允許使用高級架構來推動這一轉發(fā)過程，具體如例4中所示的流合并。

例4：簡單的流合并情況
1 void merge(streaminData[NUM_MERGE_
STREAMS], stream&outData) {
2 #pragma HLS INLINE off
3 #pragma HLS pipeline II=1 enable_flush
4
5 static enummState{M_IDLE = 0, M_STREAM}
mergeState;
6 static ap_uint
rrCtr = 0;
7 static ap_uint
streamSource = 0;
8 axiWordinputWord = {0, 0, 0, 0};
9
10 switch(mergeState) {
11 case M_IDLE:
12 boolstreamEmpty[NUM_MERGE_STREAMS];
13 #pragma HLS ARRAY_PARTITION variable=stream-
Empty complete
14 for (uint8_t i=0;i
searchAddress);
9 };

這個類也包括四種在這個表上運算方法（其中一個是構造器）。其中的一個，即比較法，用于實現(xiàn)真正的查找功能。本例通過提供IP地址來返回相應的MAC地址。處理的方法是使用“for”循環(huán)查找表中的每一條記錄，搜索有相同IP地址的有效記錄。然后完整地返回這條記錄。如果沒有找到，就返回無效記錄。為讓設計實現(xiàn)II=1的目標，必須完全展開這個循環(huán)。

例8：用于CAM類的比較法
1 arpTableEntry cam::compare(ap_uint<32>searchAddress)
{
2 for (uint8_t i=0;ifilterEntries[i].valid == 1 &&
searchAddress == this->filterEntries[i].ipAddress)
4 return this->filterEntries[i];
5 }
6 arpTableEntry temp = {0, 0, 0};
7 return temp;
8 }

上述經(jīng)驗和示例明確說明，用戶可以使用Vivado HLS充分發(fā)揮高級編程結構的作用，用類似軟件的方法描述包處理系統(tǒng)。采用RTL是難以實現(xiàn)的。

10GBps速率下的協(xié)議處理

與傳統(tǒng)RTL相比，Vivado HLS可使用C/C++在FPGA上迅速方便地實現(xiàn)協(xié)議處理設計，充分發(fā)揮高級語言帶來的效率提升優(yōu)勢。另外還具有下列優(yōu)點：使用C函數(shù)輕松完成系統(tǒng)構建；數(shù)據(jù)通過流交換，提供類似FIFO的標準化接口；靈活的流控制和HLS編譯指令，便于使用該工具實現(xiàn)需要的架構。借助這些功能，用戶無需重寫源代碼就能夠迅速判研多種不同設計方案的利弊。

出于解釋這類設計的基本概念的目的，上文討論了一種能夠應答ping和ARP請求，解析IP地址查詢的簡單ARP服務器。結果證明用Vivado HLS設計的模塊能夠以10Gbp乃至更高的線速完成協(xié)議處理。