摘要：基于串行異步收發(fā)器（UART）的通信中經(jīng)常用到循環(huán)冗余校驗（CRC），常見的CRC校驗電路多為串行校驗， 校驗所需時鐘周期較多， 基于查找表或輸入矩陣轉(zhuǎn)換的并行算法，需要存儲余數(shù)表，占用大量的硬件資源。該文利用輸入和校驗多項式的邏輯關(guān)系，成功地將基于字節(jié)的并行CRC校驗算法運用于UART控制器中，在Xilinx公司的可編程門陣列（FPGA）芯片上驗證通過，可實現(xiàn)連續(xù)多個字節(jié)校驗。校驗一個bit需要1/8時鐘周期，降低了校驗所需時鐘頻率，提高了通信的效率，保證了通信的可靠性。

UART 廣泛應(yīng)用于工業(yè)通信控制領(lǐng)域。在通信過程中經(jīng)常需要在數(shù)據(jù)末尾加入CRC 校驗碼，保證數(shù)據(jù)傳輸?shù)目煽啃?。CRC 校驗碼是一種有效但很簡單的編碼技術(shù)， 由于其檢出概率高和易于硬件實現(xiàn)，在移動通信、計算機、USB 等領(lǐng)域得到了廣泛應(yīng)用，傳統(tǒng)的硬件實現(xiàn)方式是采用串行移位的方式對接收到的每個bit 依次進行校驗，校驗每個bit 需要8 個時鐘周期。CRC 校驗的并行算法有查找表法和基于查找表法而導(dǎo)出的一些方法，但這些方法均需要存儲長度較大的CRC 余數(shù)表，其性能較低。直接利用輸入字節(jié)數(shù)據(jù)和多項式的邏輯關(guān)系， 推導(dǎo)出CRC 的邏輯表達式，方法直接、簡潔[2]。將并行字節(jié)CRC 校驗機制引入到基于UART 的數(shù)據(jù)通信中，實現(xiàn)了基于字節(jié)的CRC 并行校驗， 校驗每個bit 需要1/8 時鐘周期。目前此方案已成功運用于采集和監(jiān)控系統(tǒng)中。

1 CRC 校驗原理

2 基于字節(jié)CRC-16 并行校驗算法的實現(xiàn)步驟

CRC 并行算法是由LFSR （線性反饋移位寄存器）推導(dǎo)出來的。其基本原理如下：

?

再次，確定電路形式，將CRC 多項式根據(jù)LFSR（線性反饋移位寄存器） 轉(zhuǎn)換成電路轉(zhuǎn)移圖形式[3]。如圖1 所示。

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最后，代入輸入數(shù)據(jù)，對每一位引入寄存器，依次將數(shù)據(jù)中的每一位引入到LFSR 的輸入端， 最終得出所有位輸入后，CRC 結(jié)果中每一位的邏輯表達式，即：

表達式。

3 UART 控制器

異步通信有如下特點：字符幀的傳輸格式使發(fā)送方在字符之間可按應(yīng)用要求插入不同的時間間隔，即每一個字符的發(fā)送是隨機的，這是異步通信的主要特點[4]。

每一個字符的傳輸開始總是以一個起始位為準(zhǔn)，然后接收方與發(fā)送方保持同步（格式的統(tǒng)一）。通信雙方可按應(yīng)用需要隨時改變通信協(xié)議，即改變數(shù)據(jù)位、奇偶校驗位和停止位長度和數(shù)據(jù)傳輸率。

在異步通信的數(shù)據(jù)流中，一個字符看作一個獨立的信息單元，并且字符出現(xiàn)在數(shù)據(jù)流中的相對時間是任意的，接收端預(yù)先并不知道，每個字符一經(jīng)發(fā)送， 收發(fā)雙方則以預(yù)先固定的時鐘速率傳送各位。因此，要有效進行異步通信，在CPU 與外設(shè)通信之前，必須統(tǒng)一字符格式和波特率。

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由上式可以看出， 不考慮FPGA 芯片內(nèi)時鐘的建立和保持時間和傳輸過程所受的干擾，當(dāng)n 一定時，波特率越高，位周期誤差越小，累計誤差越小，數(shù)據(jù)傳輸?shù)某鲥e率越小。

Rxd（輸入引腳）從‘1’變?yōu)椤?’代表了起始位，為了消除毛刺的干擾， 一般采用16 次過采樣的方法，保證正確接收每一位數(shù)據(jù)，將每一位數(shù)據(jù)的中間采樣作為采樣結(jié)果，可以把后續(xù)數(shù)據(jù)位檢測的累計誤差降到最小。因此，計數(shù)到8 時標(biāo)志起始位的中心，每隔16 個采集周期采集一次數(shù)據(jù)，直到所有數(shù)據(jù)位采集完成，最后檢測停止位，隨后輸出接收完成標(biāo)志脈沖。軟件流程圖如圖2 所示。

3.2 發(fā)送模塊

發(fā)送模塊的時鐘頻率即波特率時鐘周期，發(fā)送模塊無需考慮時鐘誤差問題，只需按照發(fā)送周期將每一位發(fā)送出去，為了使發(fā)送器每次發(fā)送一個字節(jié)，采用了上升沿觸發(fā)啟動發(fā)送任務(wù)，發(fā)送完一幀后自動停止，因此，當(dāng)檢測到發(fā)送使能引腳上升沿時，在發(fā)送時鐘驅(qū)動依次輸出開始位、數(shù)據(jù)位和停止位。軟件控制流程如圖3 所示。

3.3 總體控制

讀寫控制模塊是兩個獨立的控制模塊，但是在本系統(tǒng)中是半雙工模式，即收到命令幀時再根據(jù)協(xié)議內(nèi)容發(fā)送數(shù)據(jù)，通過信號機制實現(xiàn)兩個模塊進程的相互通信， 設(shè)trans_over 為發(fā)送的狀態(tài)信號，receive_over 為接受的狀態(tài)信號，接收模塊先處于工作狀態(tài)，當(dāng)接收完一幀數(shù)據(jù)時receive_over 置‘1’并等待發(fā)送模塊發(fā)送完成后trans_over 置‘1’，發(fā)送模塊首先將trans_over 置‘0’， 等待receive_over 置‘1’，發(fā)送完數(shù)據(jù)后trans_over 置‘1’ 并且等待receive_over 置‘0’。通過這兩個信號，協(xié)調(diào)發(fā)送和接收模塊的工作。

4 實驗結(jié)果

4.1 軟件波形仿真

實驗以Xilinx 公司的XC3S400 為FPGA 芯片，實驗數(shù)據(jù)和功能仿真波形如圖4 所示，串口波特率為9600，8bits 數(shù)據(jù)位，無校驗位，1 個停止位。起始位，停止位不參與CRC 校驗。

為了與實際中多數(shù)的上層協(xié)議軟件版本的CRC-16 校驗保持一致，將輸入數(shù)據(jù)先進行反轉(zhuǎn)，復(fù)位時寄存器的值都置為‘1’；接收時CRC 字節(jié)參與校驗，通過判斷結(jié)果是否為0x0000 確定數(shù)據(jù)傳輸是否正確。

發(fā)送時先發(fā)送CRC 的低8 位， 再發(fā)送高8 位。發(fā)送過程中本文采用將CRC 結(jié)果也參與校驗，發(fā)送完數(shù)據(jù)后直接發(fā)送兩次CRC 結(jié)果的低8 位，實現(xiàn)了高8 位和低8 位自動交換。

4.2 硬件測試結(jié)果

將程序下載到FPGA 芯片中進行測試，采用PC端串口控制軟件進行UART 通信實驗，其部分數(shù)據(jù)如圖5 所示。

硬件電路的核心板為XC3S400（TQ144 封裝），串口芯片采用Max3232， 基本的協(xié)議是如果接收的數(shù)據(jù)校驗正確返回相應(yīng)字節(jié)長度的數(shù)據(jù)， 本例中0x01，0x03 為幀頭，0x00，0x01 是地址，0x00，0x06為數(shù)據(jù)長度。經(jīng)過重復(fù)實驗，收發(fā)系統(tǒng)保持了非常高的傳輸可靠性。

標(biāo)志脈沖延遲輸出：當(dāng)接收一個字節(jié)數(shù)據(jù)完成時，如果數(shù)據(jù)的鎖存和標(biāo)志脈沖同步，那么第一個校驗的字節(jié)是空閑時的CRC-16 模塊輸入端數(shù)據(jù)，因此為了保持每一次校驗都是本次接收到的數(shù)據(jù)，CRC 校驗接收完成標(biāo)志正脈沖應(yīng)該稍有延時，這樣數(shù)據(jù)先更新，校驗脈沖緊隨其后，保證了CRC-16 模塊連續(xù)字節(jié)數(shù)據(jù)輸入校驗的正確。本文采用將標(biāo)志正脈沖通過一個D 觸發(fā)器，實現(xiàn)了脈沖的延時輸出。

4.3 軟件仿真與硬件實測結(jié)果分析

通過圖4 和圖5 可看出，仿真的結(jié)果與實測結(jié)果相同， 說明基于FPGA 實現(xiàn)的并行CRC 算法的UART 控制器，數(shù)據(jù)傳輸正確，達到了設(shè)計的目的。

5 結(jié)語

在進行較多的數(shù)據(jù)傳輸時串行CRC 電路所需時鐘周期較多，CRC 并行算法能夠有效地降低校驗的時鐘頻率，本文將并行CRC 算法應(yīng)用于UART 的通信中，減少了校驗所需的時鐘周期，保證了數(shù)據(jù)傳輸?shù)目煽啃?，取得了良好的效果，具有重要的實用價值。目前已應(yīng)用于實驗室的多路高壓數(shù)據(jù)采集監(jiān)控儀器上，工作穩(wěn)定可靠。