為了能夠?qū)崟r(shí)地采集、處理、顯示視頻，設(shè)計(jì)并實(shí)現(xiàn)了一種基于雙ＰｏｗｅｒＰＣ硬核架構(gòu)的實(shí)時(shí)視頻處理平臺；用硬件實(shí)現(xiàn)視頻的預(yù)處理算法，并以用戶ＩＰ核的形式添加到硬件系統(tǒng)中，上層的視頻處理軟件程序則直接從存儲器中調(diào)用預(yù)處理后的圖像數(shù)據(jù)；重點(diǎn)介紹了在ＦＰＧＡ上構(gòu)建雙ＰｏｗｅｒＰＣ硬核架構(gòu)的硬件系統(tǒng)；采用乒乓控制算法緩存一行圖像數(shù)據(jù)；用ＤＭＡ的方式將圖像數(shù)據(jù)保存在存儲器中；以邊緣檢測作為視頻預(yù)處理算法的一個(gè)實(shí)例，在平臺上實(shí)現(xiàn)，實(shí)驗(yàn)結(jié)果表明，用本平臺實(shí)現(xiàn)僅需４０ｍｓ；本平臺能夠?qū)崟r(shí)處理視頻，具有較高的實(shí)用價(jià)值。

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　　目前，視頻處理平臺大多使用ＤＳＰ芯片進(jìn)行圖像處理。實(shí)時(shí)視頻處理對系統(tǒng)性能提出了極高的要求，幾乎最簡單的功能也超出了單個(gè)通用ＤＳＰ芯片的處理能力。一旦達(dá)到極限，通常只有增加額外的ＤＳＰ芯片。２０１０年郭春輝提出一種基于多條帶、多ＤＳＰ的并行視頻處理系統(tǒng)［１］。這種采用多處理器并行處理的方法雖然提高了處理速度，但增加了系統(tǒng)開發(fā)的復(fù)雜度，例如任務(wù)的合理分配，多處理器之間的通信、互斥等。當(dāng)然，也增加了系統(tǒng)的功耗。ＤＳＰ在性能方面的局限導(dǎo)致開發(fā)更為專用的芯片，如多媒體處理器，來克服這些問題。然而，事實(shí)證明這些器件除了在范圍極窄的一些應(yīng)用中，都有不靈活的缺點(diǎn)，同時(shí)還存在性能瓶頸?；谔幚砥鞯姆桨?，其局限在高分辨率視頻處理系統(tǒng)，如ＨＤＴＶ和醫(yī)療圖像系統(tǒng)中特別明顯?；旧?，這種方案受限于多少個(gè)周期可以完成一次加法和乘法運(yùn)算。

　　采用ＦＰＧＡ進(jìn)行視頻處理使設(shè)計(jì)人員可以利用并行處理技術(shù)實(shí)現(xiàn)視頻信號處理算法。設(shè)計(jì)人員還可以在設(shè)計(jì)面積和速度之間進(jìn)行折衷，并且可以用比ＤＳＰ低得多的時(shí)鐘頻率完成給定的功能。更重要的是它的靈活性，能滿足固件升級及以后多媒體標(biāo)準(zhǔn)改進(jìn)的要求。因此，本文提出一種基于ＦＰＧＡ 可重構(gòu)的軟硬件協(xié)同設(shè)計(jì)的實(shí)時(shí)視頻處理平臺。平臺使用常規(guī)的ＦＰＧＡ開發(fā)工具，提供一個(gè)適應(yīng)強(qiáng)、模塊化的架構(gòu)，同時(shí)滿足高性能、低功耗的要求。

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　　視頻是一種連續(xù)變化的圖像信息。一般地，視頻處理大致可以分為底層處理（即預(yù)處理）和上層處理：底層處理的數(shù)據(jù)量大，算法實(shí)現(xiàn)比較簡單，且存在較大的并行性；上層處理的算法復(fù)雜，而數(shù)據(jù)量小。對于視頻處理的實(shí)現(xiàn)手段，在視頻的預(yù)處理階段，采用軟件實(shí)現(xiàn)是一個(gè)很耗時(shí)的過程，但采用硬件實(shí)現(xiàn)就可以對大量的視頻數(shù)據(jù)進(jìn)行并行處理，能夠極大地提高視頻處理的速度；而在視頻上層處理階段，采用軟件實(shí)現(xiàn)則具有較高的性價(jià)比。

　　例如，Ｖｉｓｉｃｏｍ公司發(fā)現(xiàn)對于中值濾波，ＤＳＰ需要６７個(gè)周期完成該算法。采用ＦＰＧＡ只需要運(yùn)行在２５ＭＨｚ的時(shí)鐘頻率，因?yàn)椋疲校牵量刹⑿袑?shí)現(xiàn)該功能。而ＤＳＰ要達(dá)到同樣的性能則需要運(yùn)行在超過１．５ＧＨｚ的時(shí)鐘頻率。在這一特定的應(yīng)用中，ＦＰＧＡ的方案比一個(gè)１００ＭＨｚ時(shí)鐘頻率的ＤＳＰ的要強(qiáng)大約１７倍［２］。

　　范圍廣泛的實(shí)時(shí)圖像和視頻預(yù)處理功能都適合采用ＦＰＧＡ硬件實(shí)現(xiàn)，它們包括實(shí)時(shí)：邊緣檢測、縮放、色彩和色差校正、陰影增強(qiáng)、圖像放置、直方圖功能、銳化、中值過濾、模糊分析等。

　　本設(shè)計(jì)的實(shí)時(shí)視頻處理平臺采用Ｘｉｌｉｎｘ公司大學(xué)計(jì)劃ＸＵＰ?。郑椋颍簦澹桑伞。校颍?開發(fā)板。它包括一個(gè)Ｖｉｒｔｅｘ－ＩＩ?。校颍?ＸＣ２ＶＰ３０ＦＰＧＡ，其內(nèi)部有３０８１６個(gè)邏輯單元，１３６個(gè)１８位乘法器，２４４８ｋＢ塊ＲＡＭ，兩個(gè)ＰｏｗｅｒＰＣ?。矗埃堤幚砥?。還包括一根ＤＤＲ?。樱模遥粒汀。模桑停?插槽，可以支持高達(dá)２Ｇｂｙｔｅｓ的ＲＡＭ，若干擴(kuò)展接口和一個(gè)ＸＳＧＡ視頻接口。外接一塊視頻解碼板（支持ＩＴＵ－Ｒ?。拢裕叮担兑曨l標(biāo)準(zhǔn)），該開發(fā)板就能完成視頻的采集、處理和顯示。實(shí)時(shí)視頻處理平臺總體框圖如圖１所示。

　　視頻采集部分包括行解碼、４：２：２轉(zhuǎn)４：４：４、行緩存和緩存控制邏輯模塊、分配器、選擇器模塊等。測試部分包括ＹＣｂＣｒ轉(zhuǎn)ＲＧＢ、視頻時(shí)序信號發(fā)生模塊等。這兩部分是Ｘｉｌｉｎｘ公司提供的驗(yàn)證設(shè)計(jì)，故本文只對其做簡單介紹。預(yù)處理部分包括視頻預(yù)處理邏輯模塊，下文將重點(diǎn)介紹該模塊。這三部分構(gòu)成用戶邏輯。用戶邏輯和ＰＬＢ?。桑薪涌跇?gòu)成一個(gè)完整的基于ＰＬＢ總線的用戶ＩＰ核，可以方便地將其添加到視頻處理平臺的硬件系統(tǒng)中。