芯片對(duì)功耗的苛刻要求源于產(chǎn)品對(duì)功耗的要求。集成電路的迅速發(fā)展以及人們對(duì)消費(fèi)類電子產(chǎn)品——特別是便攜式（移動(dòng)）電子產(chǎn)品——的需求日新月異，使得設(shè)計(jì)者對(duì)電池供電的系統(tǒng)已不能只考慮優(yōu)化速度和面積，而必須注意越來越重要的第三個(gè)方面——功耗，這樣才能延長(zhǎng)電池的壽命和電子產(chǎn)品的運(yùn)行時(shí)間。很多設(shè)計(jì)抉擇可以影響系統(tǒng)的功耗，包括從器件選擇到基于使用頻率的狀態(tài)機(jī)值的選擇等。

1 FPGA功耗的基本概念

（1） 功耗的組成
功耗一般由兩部分組成：靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗主要是晶體管的漏電流引起，由源極到漏極的漏電流以及柵極到襯底的漏電流組成；動(dòng)態(tài)功耗主要由電容充放電引起，其主要的影響參數(shù)是電壓、節(jié)點(diǎn)電容和工作頻率，可以用式（1）表示[1]。

（2） 靜態(tài)功耗
靜態(tài)功耗主要是由漏電流引起。漏電流是芯片上電時(shí)，無論處于工作狀態(tài)還是處于靜止?fàn)顟B(tài)，都一直存在的電流，來源于晶體管的三個(gè)極，如圖1所示。它分為兩部分，一部分來自源極到漏極的泄漏電流ISD，另一部分來自柵極到襯底的泄漏電流IG。漏電流與晶體管的溝道長(zhǎng)度和柵氧化物的厚度成反比[2]。

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圖1 靜態(tài)功耗的組成

源極到漏極的泄漏電流是泄漏的主要原因。MOS管在關(guān)斷的時(shí)候，溝道阻抗非常大，但是只要芯片供電就必然會(huì)存在從源極到漏極的泄漏電流。隨著半導(dǎo)體工藝更加先進(jìn)，晶體管尺寸不斷減小，溝道長(zhǎng)度也逐漸減小，使得溝道阻抗變小，從而泄漏電流變得越來越大，而且源極到漏極的漏電流隨溫度增加呈指數(shù)增長(zhǎng)。

（3） 動(dòng)態(tài)功耗
動(dòng)態(tài)功耗主要由電容充放電引起，它與3個(gè)參數(shù)有關(guān)：節(jié)點(diǎn)電容、工作頻率和內(nèi)核電壓，它們與功耗成正比例關(guān)系。如式（1）所示，節(jié)點(diǎn)電容越大，工作頻率越高，內(nèi)核電壓越大，其動(dòng)態(tài)功耗也就越高。而在FPGA中動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。在一般的設(shè)計(jì)中，動(dòng)態(tài)功耗占據(jù)了整個(gè)系統(tǒng)功耗的90%以上，所以降低動(dòng)態(tài)功耗是降低整個(gè)系統(tǒng)功耗的關(guān)鍵因素。

（4） 降低功耗帶來的好處
① 低功耗的器件可以實(shí)現(xiàn)更低成本的電源供電系統(tǒng)。另外，更簡(jiǎn)單的電源系統(tǒng)意味著更少的元件和更小的PCB面積，同樣可以降低成本[3]。

② 更低的功耗引起的結(jié)溫更小，因此可以防止熱失控，可以少用或不用散熱器，如散熱風(fēng)扇、散熱片等。

③ 降低功耗可以降低結(jié)溫，而結(jié)溫的降低可以提高系統(tǒng)的可靠性。另外，較小的風(fēng)扇或不使用風(fēng)扇可以降低EMI[3]。

④ 延長(zhǎng)器件的使用壽命。器件的工作溫度每降低10 ℃，使用壽命延長(zhǎng)1倍。

所以對(duì)于FPGA而言，降低功耗的根本在于直接提高了整個(gè)系統(tǒng)的性能和質(zhì)量，并減小了體積，降低了成本，對(duì)產(chǎn)品有著非常大的促進(jìn)作用。

（5） 如何降低FPGA功耗
FPGA主要的功耗是由靜態(tài)功耗和動(dòng)態(tài)功耗組成，降低FPGA的功耗就是降低靜態(tài)功耗和動(dòng)態(tài)功耗。

靜態(tài)功耗除了與工藝有關(guān)外，與溫度也有很大的關(guān)系。一方面需要半導(dǎo)體公司采用先進(jìn)的低功耗工藝來設(shè)計(jì)芯片，降低泄漏電流（即選擇低功耗的器件）；另一方面可以通過降低溫度、結(jié)構(gòu)化的設(shè)計(jì)來降低靜態(tài)功耗。

FPGA動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。
① 選擇適當(dāng)?shù)?I/O標(biāo)準(zhǔn)可以節(jié)省功耗。I/O功耗主要來自器件輸出引腳連接的外部負(fù)載電容、阻抗模式輸出驅(qū)動(dòng)電路以及外部匹配網(wǎng)絡(luò)的充放電電流。可選擇較低的驅(qū)動(dòng)強(qiáng)度或較低的電壓標(biāo)準(zhǔn)。當(dāng)系統(tǒng)速度要求使用高功率 I/O標(biāo)準(zhǔn)時(shí)，可設(shè)置缺省狀態(tài)以降低功耗。有的I/O標(biāo)準(zhǔn)需要使用上拉電阻才能正常工作，因此如果該 I/O的缺省狀態(tài)為高電平而不是低電平，就可以節(jié)省通過該終結(jié)電阻的直流功耗。

② 當(dāng)總線上的數(shù)據(jù)與寄存器相關(guān)時(shí)，經(jīng)常使用片選或時(shí)鐘使能邏輯來控制寄存器的使能，盡早對(duì)該邏輯進(jìn)行“數(shù)據(jù)使能”，以阻止數(shù)據(jù)總線與時(shí)鐘使能寄存器組合邏輯之間不必要的轉(zhuǎn)換。另一種選擇是在電路板上，而不是芯片上，進(jìn)行這種“數(shù)據(jù)使能”，以盡可能減小處理器時(shí)鐘周期。也就是使用 CPLD從處理器卸載簡(jiǎn)單任務(wù)，以便使其更長(zhǎng)時(shí)間地處于待機(jī)模式[4]。