USB（通用串行總線）作為一種外設連接技術，是計算機外設連接技術的重大變革，USB具有速度快、通用性好、擴展性強、功耗低、穩(wěn)定、易開發(fā)等眾多優(yōu)點，在實踐中獲得了廣泛的應用，逐步成為PC機的一種標準接口。USB接口控制芯片是實現(xiàn)USB設備與主機建立通信所必須的芯片，目前國內(nèi)的USB開發(fā)者所采用的芯片都是由國外的芯片商所提供，如Cypress、NEC、Motorola等大的IC設計公司，價格較貴。由于USB的廣泛應用，國內(nèi)外眾多科研機構和集成電路設計公司都把目光投向USB這項具有廣闊市場前景的技術。USB內(nèi)核（USB Core）是USB接口控制芯片的關鍵模塊，設計一個穩(wěn)定、高速的USB內(nèi)核更是芯片成功推向市場的前提。

1 USB通信原理

USB通信邏輯上分成了3層：信號層、協(xié)議層和數(shù)據(jù)層。信號層用來實現(xiàn)在USB設備和主機的物理連接之間傳輸位信息流的信息。邏輯層用來實現(xiàn)在USB設備和USB主機端的協(xié)議軟件之間傳輸包字節(jié)流的信息，它們在信號層被編碼成NRZI位信息后傳送出去。數(shù)據(jù)傳輸層用來實現(xiàn)在USB主機端的客戶端驅(qū)動程序和設備端的功能接口之間傳輸有一定意義的信息，這些信息在協(xié)議層被打包成包格式。

1．1 傳輸?shù)幕締卧?/p>

包（Packet）是USB系統(tǒng)中信息傳輸?shù)幕締卧?。結構，如圖1所示，根據(jù)USB規(guī)范，包的類型有：令牌包、數(shù)據(jù)包、握手包和專用包。

USB總線操作（通訊過程）都可以歸結為3種包的傳輸：令牌包、數(shù)據(jù)包和應答包。任何操作都是從主機開始的，主機以預先排好的時序，發(fā)出一個描述操作類型、方向、外設地址以及端點號，稱之為令牌包Foken Packet。然后由在令牌中指定的數(shù)據(jù)發(fā)送者發(fā)出一個數(shù)據(jù)包Data Packet或者報告它沒有數(shù)據(jù)可以傳輸。而數(shù)據(jù)的目的地一般要以一個應答包Handshake Packet做出響應表明傳輸是否成功。

1．2 事務處理

事務處理（Transaction）是指USB總線上數(shù)據(jù)信息的一次接收或發(fā)送的處理過程。事務處理的類型包括輸入事務、輸出事務、設置（Setup）事務，幀開始（SOF），幀結束（EOF）等類型，下面以輸入事務處理為例加以介紹。

如圖2顯示了輸入事務處理中無差錯事務情況，首先由主機向總線發(fā)出輸入令牌包通知某個設備向主機發(fā)送數(shù)據(jù)；當所指定的設備接收到此令牌包并檢驗身份后，將準備好的數(shù)據(jù)組裝成數(shù)據(jù)包向主機傳送出去；接著當主機接收到的數(shù)據(jù)經(jīng)校驗無差錯后，創(chuàng)建一個ACK的握手包返回給設備通知主機已正確接收到數(shù)據(jù)，然后進行新的事務處理過程。若主機接收數(shù)據(jù)包錯誤，則不發(fā)送ACK握手包，表示處理過程沒有成功；若設備未準備好數(shù)據(jù)，設備會向主機發(fā)送NAK握手包，提醒主機暫時不能發(fā)送數(shù)據(jù)；若設備出錯，則返回主機STALL握手包通知設備出錯。

1．3 總線傳輸

為了滿足不同外設和用戶的要求，USB提供了4種傳輸方式：控制傳輸、實時傳輸、中斷傳輸、批量傳輸。它們在數(shù)據(jù)格式傳輸方向數(shù)據(jù)包容量限制和總線訪問限制等方面有著各自不同的特征。

控制傳輸用來對設備進行初始化和配置管理，所有USB設備必須直接控制傳輸，是總線傳輸中最復雜的傳輸方式；實時傳輸用來傳送音頻或視頻的數(shù)據(jù)；中斷傳輸用來傳輸類似PCI或ISA總線上中斷信號的數(shù)據(jù)；批量傳輸用于打印機或掃描儀等傳輸大塊數(shù)據(jù)的設備。

控制傳輸一般包括2或3個事務處理階段，即設置階段，數(shù)據(jù)階段（可選）和狀態(tài)階段。圖3給出了設置階段的細節(jié)。如果數(shù)據(jù)沒有正確接收設備就會忽略它，而且不返回應答包。

2 USB IP模塊設計和代碼編寫

USB接口主要有UTM（USB Transceiver Macrocell）、SIE（SefiM Interface Engine）和設備功能總線組成。電路結構，如圖4所示，時鐘域分為：Transceiver時鐘域，SIE時鐘域和Wish- bone總線時鐘域。

2．1 UTM模塊

USB總線數(shù)據(jù)線由DP和DN組成，是I／O端口。并行通過對DP和DN的上拉、下拉來區(qū)別低速USB設備和高速USB設備。

USB總線上的數(shù)據(jù)首先通過UTM，進行NRZI解碼和位剝離后，串并轉(zhuǎn)換為8位并行數(shù)據(jù)，傳送給SIE中的UTMI或從UTMI接收8位并行數(shù)據(jù)，經(jīng)過NRZI編碼和位填充后，發(fā)送到USB總線。由于USB系統(tǒng)采用NRZI編碼，對于一串0來說，它的數(shù)據(jù)線的電平狀態(tài)會按位跳變，對以一串l則不然，電平會長時間不變，可能導致數(shù)據(jù)接受方的時間同步漂移，為了避免漂移，每遇到6個1就在NRZI編碼之前加0，即位填充。

NRZI的vefilog實現(xiàn)代碼為：

2．2 串行接口引擎

串行接口引擎（Serial Interface Engine，SIE）主要由PL（Protocol Layer），MA（memory buffer arbiter），UTMI（UTM Interface）等組成。PD，PA，PE3個模塊組成了USB SIE的協(xié)議層（PL）。

UTMI（UTM Interface）是UTM和SIE的接口主要功能是檢測總線狀態(tài)以及識別總線速度。負責PL與UTM的數(shù)據(jù)交換。

PD將UTMI接收到的信息數(shù)據(jù)包進行解析，解析出包標識（PID）、端點地址和設備地址以及包含在包中的有效數(shù)據(jù)命令。在解碼時，對PID進行校驗，即PID［7:4］～PID［3:0］，還要對必要的令牌包進行CRC5校驗，對數(shù)據(jù)包進行CRCl6校驗。CRCl6，CRC5多項式為：x16+x15+x2+1和x5+x2+1。

設計中把命令解碼電路也設計在PD上，解碼電路的設計思路是：通過一個計數(shù)器將8 bit的命令數(shù)據(jù)分別存放在8個：Register中，然后對Register進行解碼，來判斷該條命令帶表的含義和執(zhí)行的操作。例如：Get Descriptor命令，主機發(fā)送的命令數(shù)據(jù)為8’ha0，8’h06，8’h00，8’h01，8’h00，8’h00，8’h4O，8’h00，然后解碼電路根據(jù)這8 bit來判斷命令的含義。如果主機發(fā)送命令有誤，或該設備不支持命令，則這條命令被忽略或返回NAK握手包。

PA根據(jù)PE（Protocol Engine）送來的PID組織相應的信息包，把要發(fā)送的數(shù)據(jù)安排在相應的數(shù)據(jù)包，或者令牌包。發(fā)送令牌包時，不必產(chǎn)生CRC5校驗位。在發(fā)送數(shù)據(jù)包寸，需要把有效數(shù)據(jù)的CRCl6校驗位放在包末尾一起發(fā)送。

PE可以對IN，OUT以及Setup事務進行單線程處理，且確定當前傳輸事務要操作的端點地址，所有對MA和RF的當前操作都基于這個端點地址。PE要根據(jù)當前端點的配置或當前狀態(tài)處理傳輸事務，并在傳輸事務中實時更新控制／狀態(tài)寄存器CSR。SIE還能通過CSR中的中斷向量請求設備總線的控制支持。

3 系統(tǒng)仿真與實現(xiàn)

設計中包含了UTM，SIE，并根據(jù)協(xié)議寫出了含有設備描述符的ROM。這樣IP具有USB接口的功能，可以作為一個USB設備與主機進行通信。根據(jù)USB協(xié)議，模擬主機動作編寫Testbench，它主要由模擬主機數(shù)據(jù)包（Send Data），Stuffing檢測，CRC校驗檢錯等來仿真。仿真波形，如圖5所示。

最后將電路用ASIC實現(xiàn)。采用0．35μm CMOS工藝實現(xiàn)后端設計，數(shù)字電路采用單元庫自動布線，模擬電路手工繪制版圖，并進行DRC和LVS檢查，最終版圖預覽圖，如圖8所示，芯片面積為1．2 ms2；經(jīng)過后仿真得出：工作頻率為120 MHz，工作電流9 mA，靜態(tài)電流40μA。工作頻率可以實現(xiàn)高速USB協(xié)議的要求，功耗、電流等參數(shù)也符合設計要求。

本設計與國內(nèi)其他的研究結果進行比餃，如表1所示。

從表1中對表可以看出，本設計在滿足頻率（FX8》480 MHz）的條件下，精簡了多個單元，節(jié)省了資源，完全符合USB協(xié)議的要求。將IP下載到FPGA中與主機通信，主機能正確讀出設備描述符和正確完成其他操作，并在主機端顯示USB2．0 Device。進一步證明了設計的正確性和實用性。

4 結束語

文中介紹了基于USB協(xié)議層模塊的設計，最后在Modelsim6．0下仿真和ISE9．1進行了綜合，采用Xilinx Spartan3E的XC3S1OOE進行FPGA驗證，并利用0．35μm CMOS工藝進行系統(tǒng)的后端設計。實現(xiàn)了工作頻率120 MHz，功耗30 mW。

結果表明，設計的USB協(xié)議層模塊各功能達到了預期目標、整體性能良好。此IP core可以廣泛應用于各種USB設備接口、通信轉(zhuǎn)接器件，也可以集成在SOC中，作為系統(tǒng)芯片總線接口。文中設計的USB IP已成功地應用于兩款USB設備端的接口控制芯片（USB轉(zhuǎn)PS／2接口IC和USB集線器IC），在實際應用中性能可靠、速度穩(wěn)定，而且價格低廉。