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      ADH987S adi

      數(shù)據：

      超低本底噪聲：2 GHz 時為 -155 dBc/Hz與 LVPECL、LVDS、CML 和 CMOS 兼容的輸入多達 8 個差分或 16 個單端 LVPECL 輸出一個可調電源 CML/RF 輸出串行或并行控制、硬件芯片使能關斷電流 ADH987S 1 至 9 扇出緩沖器適用于低噪聲時鐘分配。它旨在以快速上升/下降時間生成相對方波輸出。ADH987S 的低偏斜輸出與其快速上升/下降時間相結合，可實現(xiàn)對下游電路（例如混頻器、ADC/DAC 或 SERDES 套件）的受控低噪聲開關。在這些應用中，時鐘網絡帶寬足夠寬，可以進行方波切換，因此本底噪聲特別重要。在以 2 GHz 驅動時，ADH987S 的輸出具有 -155 dBc/Hz 的本底噪聲。輸入級可以采用多種信號格式（CML、LVDS、LVPECL 或 CMOS），在交流或直流耦合情況下，以單端或差分方式驅動。輸入級還采用可調輸入阻抗。它具有 8 個 LVPECL 輸出和 1 個 CML 輸出，可以 3 dB 的幅度調整擺幅/電源電平。不需要時，可以使用任一硬件控制引腳或在串行端口接口的控制下啟用或禁用單獨輸出級，以便節(jié)能。應用 RF/μW 時鐘分配 時鐘扇出 LO 分配