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DS90C241-Q1 5-35MHz DC- 平衡 24 位 FPD 鏈接 II 串行器

數(shù)據(jù):

描述

DS90C241和DS90C124芯片組將24位并行總線轉(zhuǎn)換為完全透明的數(shù)據(jù),并通過嵌入式時鐘信息控制LVDS串行流。通過消除并行數(shù)據(jù)和時鐘路徑之間的偏斜問題,這種單串行流簡化了通過PCB走線或電纜傳輸24位總線。它通過縮小數(shù)據(jù)路徑來節(jié)省系統(tǒng)成本,從而減少PCB層,電纜寬度,連接器尺寸和引腳。

DS90C241和DS90C124在高速I /O上集成了LVDS信號。 LVDS提供低功耗和低噪聲環(huán)境,可通過串行傳輸路徑可靠地傳輸數(shù)據(jù)。通過優(yōu)化工作頻率范圍的串行器輸出邊沿速率,可進一步降低EMI。

此外,該器件具有預加重功能,可使用有損電纜在較長距離上增強信號。內(nèi)部直流平衡編碼和解碼支持交流耦合互連。

特性

  • 5-MHz至35-MHz時鐘嵌入式和DC-Balancing 24:1和1:24數(shù)據(jù)傳輸
  • 通過LVDS輸出上的外部電阻實現(xiàn)用戶定義的預加重驅(qū)動能力,并能夠驅(qū)動高達10米的屏蔽雙絞線
  • 發(fā)送器和接收器上用于并行數(shù)據(jù)的用戶可選時鐘邊沿
  • 內(nèi)部直流平衡編碼和解碼(支持無需外部編碼的交流耦合接口)
  • 發(fā)送器和接收器的獨立掉電控制
  • 嵌入式時鐘CDR(
  • 支持實時可插拔應用的所有代碼RDL(隨機數(shù)據(jù)鎖定)
  • 鎖定輸出標志以確保數(shù)據(jù)完整性
  • 接收器上的時鐘和數(shù)據(jù)恢復)無需外部參考時鐘源在接收方
  • 平衡T SETUP 和T HOLD 在接收方RCLK和RDATA之間
  • PTO(漸進式Turnon)LVCMOS輸出以降低EMI并最大限度地降低SSO效應
  • 所有LVCMOS輸入和控制引腳均具有內(nèi)部下拉
  • 發(fā)送器和接收器上PLL的片上濾波器
  • 溫度范圍:-40°C至105°C < /li>
  • 大于8kV的HBM ESD容差
  • 符合AEC-Q100標準
  • 電源范圍:3.3 V±10%
  • 48 -Pin TQFP包

參數(shù) 與其它產(chǎn)品相比?顯示 SerDes

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Function
Color Depth (bpp)
Pixel Clock Min (MHz)
Pixel Clock (Max) (MHz)
Input Compatibility
Output Compatibility
Signal Conditioning
EMI Reduction
Diagnostics
Total Throughput (Mbps)
Rating
Operating Temperature Range (C)
Package Group
Package Size: mm2:W x L (PKG)
Pin/Package
DS90C241-Q1 DS90C124 DS90C124-Q1 DS90C241 DS90UR124 DS90UR124-Q1 DS90UR241 DS90UR241-Q1 DS99R101 DS99R103 DS99R105
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FPD-Link LVDS ? ? LVCMOS ? ? LVCMOS ? ? FPD-Link LVDS ? ? LVCMOS ? ? LVCMOS ? ? FPD-Link LVDS ? ? FPD-Link LVDS ? ? FPD-Link LVDS ? ? FPD-Link LVDS ? ? FPD-Link LVDS ? ?
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Pre-Emphasis
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Progressive Turn On (PTO)
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Adjustable Progressive Turn On (PTO)
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方框圖 (1)

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數(shù)據(jù)手冊(1)
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