本設(shè)計(jì)是針對(duì)軟件無(wú)線電中頻信號(hào)處理的需求而實(shí)現(xiàn)的一個(gè)通用硬件平臺(tái)。

軟件無(wú)線電是90年代興起的一種充分結(jié)合軟件和硬件優(yōu)勢(shì)的新技術(shù)，該技術(shù)源于軍事領(lǐng)域?qū)?a href="http://www.www27dydycom.cn/v/tag/1301/" target="_blank">通信系統(tǒng)靈活性的特殊需要。自1992年Joe Mitola提出軟件無(wú)線電以來(lái)，軟件無(wú)線電在通信系統(tǒng)中的應(yīng)用日益廣泛。軟件無(wú)線電是一種開放的模塊化結(jié)構(gòu)，物理實(shí)現(xiàn)上基于一個(gè)采用數(shù)字無(wú)線電（全數(shù)字通信收發(fā)機(jī)）技術(shù)的通用硬件平臺(tái)，通過(guò)實(shí)時(shí)的軟件控制，用戶能定義該平臺(tái)的工作模式，從而使一個(gè)硬件平臺(tái)能實(shí)時(shí)地轉(zhuǎn)變?yōu)椴煌夹g(shù)標(biāo)準(zhǔn)的通信系統(tǒng)。它是一種實(shí)現(xiàn)無(wú)線通信的新的體系結(jié)構(gòu)，其顯著特點(diǎn)是開放性、可編程性和快速的可配置性。這是繼模擬到數(shù)字、固定到移動(dòng)之后，通信領(lǐng)域的又一次重大突破。

傳統(tǒng)意義上軟件無(wú)線電模擬前端之后的硬件主要由以下三個(gè)部分組成：高速模數(shù)與數(shù)模變換器、數(shù)字上下變頻器和高速數(shù)字信號(hào)處理器。其中上下變頻和信號(hào)處理常常有三種實(shí)現(xiàn)方式：ASIC、DSP和可編程邏輯器件。由于可編程邏輯器件在可重配置和靈活度上與生俱來(lái)的優(yōu)越性，近些年來(lái)，國(guó)外市場(chǎng)上出現(xiàn)了一些基于FPGA的軟件無(wú)線電信號(hào)處理通用平臺(tái)。例如SANDANCE公司的SMT370開發(fā)板，NALLATECH公司的XtremeDSP開發(fā)套件等。本文介紹了一種自行設(shè)計(jì)實(shí)現(xiàn)的信號(hào)處理平臺(tái)，它是以現(xiàn)場(chǎng)可編程邏輯器件FPGA為處理核心搭建起來(lái)的接收與測(cè)試的硬件環(huán)境。

1． 構(gòu)成框架

信號(hào)處理平臺(tái)由高速數(shù)模轉(zhuǎn)換器AD6644、高速模數(shù)轉(zhuǎn)換器AD9764、XILINX公司Virtex-4系列FPGA芯片XC4VLX25、時(shí)鐘電路和穩(wěn)壓電源電路組成，構(gòu)成框架如圖1所示。模擬中頻信號(hào)由IF信號(hào)源提供，在時(shí)鐘電路的控制下經(jīng)AD6644采樣以后輸入到FPGA芯片。FPGA把該數(shù)字信號(hào)進(jìn)行數(shù)字下變頻和解調(diào)處理后送AD9764進(jìn)行數(shù)模轉(zhuǎn)換，最后將模擬輸出信號(hào)送示波器進(jìn)行測(cè)試。電路布局上分三塊區(qū)域：輸入模擬部分，數(shù)字信號(hào)處理部分和輸出模擬部分，因此整個(gè)電路遵從模數(shù)混合的高速電路設(shè)計(jì)原則，采用八層電路板結(jié)構(gòu)，模擬供電和數(shù)字供電分開，同時(shí)各個(gè)不同電壓的數(shù)字供電也分開，內(nèi)地層相應(yīng)的分為模擬地、數(shù)字地和模擬地，三塊地層分別以ADC和DAC作為交界，并在芯片下面通過(guò)磁珠或0Ω電阻分別相連。

2． 模數(shù)轉(zhuǎn)換電路設(shè)計(jì)

2.1工作原理

AD6644是一款分辨率為14位，采樣速率可達(dá)65MSPS的A/D轉(zhuǎn)換器。它能夠精確變換寬帶模擬信號(hào)，具有100dB的無(wú)雜散動(dòng)態(tài)失真范圍，典型的SNR為74dB，功耗1.3W。很適合該系統(tǒng)的前端模數(shù)轉(zhuǎn)換。

AD6644有互補(bǔ)的模擬輸入引腳 和 。模擬信號(hào)采用差分輸入。芯片內(nèi)部把輸入的模擬信號(hào)分級(jí)進(jìn)行編碼，在每一次編碼以后就從總的信號(hào)中減去編碼值對(duì)應(yīng)的模擬信號(hào)的大小，將剩余信號(hào)再送往下一級(jí)，最后依次得到5位、5位和6位的編碼一起送往數(shù)字誤差校正邏輯修正后即得到14位并行數(shù)據(jù)輸出。

2.2輸入電路

AD6644的輸入分為時(shí)鐘輸入和模擬信號(hào)輸入兩部分。

時(shí)鐘從ENCODE和/ENCODE管腳輸入。AD6644的采樣時(shí)鐘要求質(zhì)量高且相位噪聲低，如果時(shí)鐘信號(hào)抖動(dòng)較大，信噪比容易惡化，很難保證14位的精度。為了優(yōu)化性能，AD6644的采樣時(shí)鐘信號(hào)采用差分形式。時(shí)鐘信號(hào)可通過(guò)一個(gè)變壓器或電容交流耦合到ENCODE 和 引腳，這兩個(gè)引腳在片內(nèi)被偏置，因此無(wú)需外加偏置。本設(shè)計(jì)中將一個(gè)低抖動(dòng)的時(shí)鐘信號(hào)用變壓器從單端變成了差分信號(hào)。在變壓器的輸出端接兩個(gè)反向的肖特基二級(jí)管，把輸入到AD6644的時(shí)鐘信號(hào)幅度限制在大約0.8V的峰峰值。

模擬信號(hào)從 和 輸入。常常采用直流耦合和交流耦合兩種差分的輸入方式，這樣有利于濾除偶次諧波分量、晶振的反饋信號(hào)和共模的干擾信號(hào)。AD6644的輸入電壓范圍被偏置到對(duì)地2.4V。在使用變壓器耦合的模式中，推薦的原副線圈匝數(shù)比為1：4。通常在副線圈和AD6644之間用電阻進(jìn)行隔離，這樣就可以限制從A/D器件流向副線圈的動(dòng)態(tài)電流。在使用運(yùn)放耦合的電路中，通常使用單端——差分轉(zhuǎn)換的運(yùn)放器AD8138，這種方式可以降低系統(tǒng)成本和電路規(guī)模。

3． FPGA電路設(shè)計(jì)

本設(shè)計(jì)選擇的XC4VLX25是Virtex-4系列中的一款針對(duì)高性能邏輯設(shè)計(jì)應(yīng)用的芯片。它包含了24192個(gè)邏輯單元，10752個(gè)slices，168個(gè)分布式RAM和最大1296K的嵌入式塊RAM。

Virtex-4系列器件是通過(guò)把針對(duì)應(yīng)用生成的比特流數(shù)據(jù)下載到內(nèi)部存儲(chǔ)器來(lái)進(jìn)行配置的。由于XILINX FPGA的配置存儲(chǔ)器是不能掉電保持?jǐn)?shù)據(jù)的，因此必須在每次上電的時(shí)候都對(duì)它進(jìn)行一次配置。

芯片上有M0，M1和M2三個(gè)配置模式管腳，通過(guò)它們可以在以下的配置模式中進(jìn)行選擇：串行主模式、串行從模式、并行主模式和并行從模式，這幾種模式都是計(jì)算機(jī)先把數(shù)據(jù)加載到PROM芯片里面，PROM芯片再對(duì)FPGA進(jìn)行配置。此外比特流還可以通過(guò)JTAG口直接進(jìn)行下載，即JTAG/邊界掃描模式。

主模式和從模式是根據(jù)配置時(shí)鐘（CCLK）的方向來(lái)確定的。在主模式下，F(xiàn)PGA通過(guò)內(nèi)部振蕩器來(lái)生成配置時(shí)鐘，而在從模式下，配置時(shí)鐘管腳（CCLK）是輸入屬性。本設(shè)計(jì)的電路板上采用了串行主模式和JTAG模式。

圖2

串行主模式只需要少數(shù)幾個(gè)信號(hào)就可以把PROM和FPGA的接口進(jìn)行適配，配置過(guò)程中也不需要外部時(shí)鐘源，因此它也是使用了PROM的各種配置模式中最為常用的。在該模式下，F(xiàn)PGA內(nèi)部生成配置時(shí)鐘，當(dāng)/CF管腳為高電平時(shí)數(shù)據(jù)可以從PROM的D0腳獲得，同時(shí) 和OE處于使能允許狀態(tài)。新的數(shù)據(jù)在每一個(gè)時(shí)鐘上升沿后的很短的時(shí)間內(nèi)建立。電路連線如圖2所示。

另外一個(gè)常用的配置模式是JTAG模式。一塊Virtex-4 FPGA在上電的情況下就可以用計(jì)算機(jī)通過(guò)JTAG電纜直接進(jìn)行配置。此時(shí)只需將上圖中FPGA芯片的TCK、TMS、TDI、TDO和JTAG電纜對(duì)應(yīng)的管腳連接起來(lái)就可以了。如果使用此模式，M2、M1和M0最好也相應(yīng)的設(shè)置成邊界掃描模式，即M2=1，M1=0，M0=1。

在以FPGA為中心設(shè)計(jì)電路板時(shí)需要注意，F(xiàn)PGA的輸入輸出信號(hào)都是高速信號(hào)，為了獲得陡峭的上升沿和下降沿屬性，走線應(yīng)該盡量短。因此在對(duì)關(guān)鍵信號(hào)選擇對(duì)應(yīng)IO的時(shí)候，最好選擇芯片最外圍的管腳，這樣在布線的時(shí)候可以使高速信號(hào)僅僅分布在最上面的信號(hào)層，而不需要通過(guò)過(guò)孔到電路板的其他層。數(shù)字信號(hào)和模擬信號(hào)應(yīng)該分別在各自的地層之上的區(qū)域進(jìn)行布線，并行的數(shù)字信號(hào)線兩兩之間應(yīng)該加入地線以排除相互干擾。

4. 數(shù)模轉(zhuǎn)換電路設(shè)計(jì)

Analog Devices公司生產(chǎn)的AD9764是高速D/A器件中適用于FPGA輸出信號(hào)數(shù)模轉(zhuǎn)換的一款芯片。它具有14位分辨率，高達(dá)125MSPS的轉(zhuǎn)換速率，極佳的無(wú)雜散動(dòng)態(tài)失真范圍。差分電流輸出為2-20mA， 5V電壓下功耗為190mW、3V電壓下功耗為45mW，邊沿觸發(fā)鎖存。

4.1 工作原理

AD9764由數(shù)字和模擬兩部分組成。數(shù)字部分能工作在125MHz時(shí)鐘頻率上，它包括邊沿觸發(fā)鎖存和分段譯碼邏輯電路。模擬部分包括PMOS電流源、差分開關(guān)、1.20V 電壓基準(zhǔn)和一個(gè)基準(zhǔn)控制放大器。滿量程輸出電流由基準(zhǔn)控制放大器通過(guò)一個(gè)外部電阻 所調(diào)整，它的變化范圍是 2-20mA，外部電阻與基準(zhǔn)控制放大器和電壓基準(zhǔn)?Vrefio相連，由它來(lái)設(shè)定基準(zhǔn)電流

4.2 輸出電路

AD9764的輸出方式分為單端輸出和差分輸出兩種，為了便于調(diào)試和比較，本設(shè)計(jì)中把這兩種方式都做到了電路板中。

單端輸出適用于那些需要單極電壓輸出的應(yīng)用。當(dāng)在Iouta或者Ioutb 和模擬地ACOM之間接入一個(gè)合適的負(fù)載電阻 Rload時(shí)，就可以得到一個(gè)正極性的輸出電壓。這種方式對(duì)那些需要獲得直流耦合對(duì)地參考電壓的應(yīng)用來(lái)說(shuō)不失為一個(gè)很好的選擇。通常使用 Iouta管腳進(jìn)行單端輸出，因?yàn)樵摴苣_的性能比 Ioutb 稍好一些。

除了單端輸出，AD9764更多的是使用差分輸出。差分輸出一般利用變壓器或者運(yùn)放來(lái)實(shí)現(xiàn)。使用變壓器可以為那些頻譜處于該變壓器通帶范圍內(nèi)的信號(hào)提供最適宜的抗失真性能。變壓器能夠?yàn)V除信號(hào)的偶次諧波分量和很寬頻帶內(nèi)的噪聲干擾，此外還能提供電路的隔離。不過(guò)變壓器方式只能提供交流耦合。在使用運(yùn)放實(shí)現(xiàn)差分輸出的時(shí)候，Iouta 和 Ioutb 兩個(gè)管腳被配置成負(fù)載兩個(gè)相等阻值的電阻，然后將兩個(gè)電壓信號(hào)差分輸入到放大器中轉(zhuǎn)化為輸出信號(hào)。差分操作將有助于消除與Iouta 和 Ioutb 相關(guān)的共模誤差源，比如噪聲、失真和直流偏置。另外，與差分碼相關(guān)的電流和其產(chǎn)生的電壓 Vdiff是單端電壓輸出的兩倍，為負(fù)載提供了兩倍信號(hào)功率。

本文作者創(chuàng)新點(diǎn)：

1． 區(qū)別于常見的以DSP作為處理核心的實(shí)驗(yàn)平臺(tái)，本設(shè)計(jì)采用FPGA器件來(lái)對(duì)信號(hào)進(jìn)行處理。整個(gè)設(shè)計(jì)以通用性作為考慮重點(diǎn)，搭建了一個(gè)靈活的可配置的處理平臺(tái)。以FPGA器件發(fā)展水平為技術(shù)基礎(chǔ)，在普遍使用PDSP的應(yīng)用領(lǐng)域使用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理，這是一種對(duì)已有技術(shù)的新應(yīng)用的探索（這種應(yīng)用平臺(tái)很適合于對(duì)軟件無(wú)線電技術(shù)的研究）。

2． 采用XILINX新推出的具有強(qiáng)大DSP處理內(nèi)核的Virtex-4系列FPGA，因而可以在該芯片上實(shí)現(xiàn)高性能DSP的應(yīng)用，這是對(duì)FPGA傳統(tǒng)功能的拓展。此外以高速、低功耗的系統(tǒng)設(shè)計(jì)標(biāo)準(zhǔn)來(lái)完成芯片的外圍輸入以及測(cè)試電路開發(fā)，從而可以發(fā)揮該芯片的最佳性能。

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