信號在FPGA之間傳輸?shù)墓潭〞r間通常比留在給定FPGA內(nèi)的信號線傳輸時間長，因此FPGA間固定時間可能成為整個原型驗證系統(tǒng)時鐘速率的限制因素，特別是在使用TDM的情況下。如果我們專注于FPGA的IO和關鍵路徑的時序約束，將對原型性能產(chǎn)生更大的影響。

SoC的頂層的約束適用于FPGA到其各自時鐘域中的各個Flip_Flop，如果定義了跨時鐘域，也適用于FPGA之間。當我們可以確保每個FPGA邊界都有一個IOFF，它與SoC中相應的元素對齊時，這一點對于性能而言非常重要。

在這里不會詳細說明FPGA工具中的時序約束，因為原型驗證供應商的用戶指南才是此類信息的最佳來源，以下是最相關的簡短說明：

綜合工具將使用相應FPGA的估計時序和最大延遲模型。

布局布線工具使用精確的時間模型來獲得最大時間，使用統(tǒng)計估計來獲得最小時間。

綜合、布局布線工具是時序驅動的，因此FPGA中的所有路徑都受到約束，即使僅受全局默認值的約束，除非使用錯誤的路徑約束或其他方法來中斷定時路徑，明確給出寬松的定時。

黑盒將打斷時序路徑，因此建議為所有黑盒提供時序信息，以限制任何連接路徑。

FPGA IO引腳被認為受到適用時鐘約束的約束。

一般來說，任何FPGA設計都得益于大量準確的時序約束，但有時設計者可能對最終環(huán)境或時鐘域關系沒有足夠的理解來創(chuàng)建它們，這對于IO約束尤其如此。在基于FPGA的原型設計中，我們的優(yōu)勢在于： ? ? ? ?對每個FPGA引腳的邊界和外部條件有很好的理解。例如，我們知道電路板trace性能、電路板上采取的確切路線，甚至驅動信號的源FPGA中的邏輯。這些邊界條件可以自動轉換為驅動每個FPGA的綜合、布局布線所需的時間約束。這個過程叫做預估時間。

FPGA時序邊界的預估時間

可以通過確保路徑上的FPGA引腳處有FF來改善任何FPGA間路徑的時序。這是因為源FPGA輸出引腳上的時鐘到輸出延遲和目標FPGA輸入引腳上的設置時間被最小化。 每個FPGA的IO板都有多個嵌入式FF，這些FF“免費”提供給我們，所以為什么不使用它們呢？如果我們可以在原型中使用這些IO FF，那么它們還將提供一個額外的好處，即SoC頂級約束將默認應用于所有FF。

使用上述理想映射的FPGA到FPGA的時序受到頂層約束的約束，除非本地覆蓋，否則頂層約束會自動傳播到任何路徑（內(nèi)部或外部）兩端的FF。因此，應用于映射到IO 的FF的SoC FF的約束被簡化，F(xiàn)PGA可以更容易地被隔離約束。這有助于我們的EDA工具流程，因為頂層約束將在每次設計迭代期間自動重新應用于FPGA。

如果分割軟件或SoC設計不提供可輕易放置在FPGA IO 中的FF，那么手動或通過腳本化網(wǎng)表編輯添加這些FF是否可行？將額外的FF添加到SoC路徑中，以便將其映射到IO FF中，當然，這會在該路徑中引入流水線延遲，從而改變其系統(tǒng)級調(diào)度。出于原型設計的目的，我們不能隨意添加這些額外的FF，因為這可能是為了提高性能，而不與原始設計人員進行檢查，也可能在其他地方添加補償FF，以保持整個設計的進度。因此，最好在每個SoC的模塊邊界處都有FF，并且僅在這些塊邊界處作為分割邊界。 ?

FPGA組合邊界的預估時間

如果在FPGA邊界處插入FF或將現(xiàn)有FF移動到這些邊界對于所有信號都是不可能的，則必須對跨越FPGA邊界的組合路徑進行仔細的時序約束。在這種情況下，我們需要根據(jù)路徑的每個部分的復雜性來評估和劃分FPGA之間的預估時間。

考慮到一個FPGA上的內(nèi)部FF中的典型路徑起始于另一個FPGA中的內(nèi)部FF，我們需要打破適用的FF到FF約束，可能源自上述頂層SoC約束。由于只有總路徑受系統(tǒng)級約束控制，我們需要確定映射到兩個FPGA的路徑的兩部分應應用多少約束。然后，生成的IO約束將傳遞給每個FPGA的后續(xù)綜合、布局布線工具。

這對于要求最高性能的設計尤為重要，因為存在或不存在精確的IO約束將導致位置和路線工具中的結果截然不同。默認情況下，分割后在隔離FPGA上工作的綜合、布局布線都將假設各個時鐘的整個周期可用于將信號從IO引腳傳播到內(nèi)部FF。然而，這種假設幾乎肯定是不正確的。

例如，如果信號來自另一個FPGA中的內(nèi)部FF，則數(shù)據(jù)必須經(jīng)過該FPGA的內(nèi)部布線、其輸出焊盤延遲加上電路板跟蹤延遲，才能到達接收FPGA的引腳。接收FF的時鐘可能已經(jīng)在接收FPGA內(nèi)部生成。因此，我們可以看到，為了滿足其設置定時要求，可用于將信號通過輸入焊盤傳播到接收FF的時間大大少于整個時鐘周期。依賴默認值是有風險的，因此我們需要在組合邊界處提供更好的IO約束，但這些值應該是什么？

值得注意的是，可以采用半手動方法：從第一遍FPGA時序分析中提取延遲信息，然后使用電子表格計算更精確的IO約束。然而，在組合分區(qū)邊界處為數(shù)百甚至數(shù)千個信號創(chuàng)建IO約束將是一種長期且可能容易出錯的方法。它還需要在每次設計迭代中重復。

另一種解決方法是應用接收FF時鐘的半個時鐘周期的默認值，并且該粗略值對于低性能目標可能是足夠的。

好消息是，在組合分區(qū)邊界上進行自動和精確的預測時間是可能的。例如，使用一個簡單的算法，根據(jù)總FF到FF的間隙來預算IO約束。該綜合以快速通過模式運行，以估計考慮IO焊盤延遲甚至跟蹤延遲的路徑的時間。路徑中的多個FPGA邊界和不同的時鐘域也包含在時序計算中。結果是每個多FPGA路徑的松弛值，我們可以看到FPGA之間共享的路徑延遲的比例。這方面的一個例子如圖所示，為了便于求和，用了夸張的數(shù)字。我們看到，時序預算合成已經(jīng)估計，100ns的總時鐘約束中的40ns用于遍歷第一FPGA，而10ns用于第二FPGA。FPGA之間的軌跡上也有“飛行時間”的時間余量。

允許的總路徑延遲（通常是時鐘周期）在設備之間按照每個FPGA在總路徑延遲中所占的比例進行預算。因此，如果啟動或捕獲FPGA在總路徑延遲中占有更大的份額，那么該FPGA的布局布線也將受到更寬松的IO定時約束，即路徑被給予更多的時間。對于EDA工具來說，這是一個相對簡單的過程，但只有在工具對整個路徑具有自上而下的知識時才能完成。這一切都假設我們的板上的源FPGA和目標FPGA之間存在理想的時鐘關系，我們可能需要采取額外的步驟來確保這一點。

?

編輯：黃飛

?