導(dǎo)言

在很久之前便陸續(xù)談過(guò)亞穩(wěn)態(tài)，F(xiàn)IFO，復(fù)位的設(shè)計(jì)。本次亦安做一個(gè)簡(jiǎn)單的總結(jié)，從宏觀上給大家展示跨時(shí)鐘域的解決方案。

什么是亞穩(wěn)態(tài)？

對(duì)大多數(shù)工程師來(lái)講，亞穩(wěn)態(tài)是非常難以追蹤的，因?yàn)樗哂胁淮_定性，在相對(duì)規(guī)范的設(shè)計(jì)下，如果仍然發(fā)生這個(gè)問(wèn)題，那么可能非常難以復(fù)現(xiàn)異常。簡(jiǎn)單來(lái)講，當(dāng)觸發(fā)器不滿足建立時(shí)間和保持時(shí)間要求時(shí)，就會(huì)導(dǎo)致亞穩(wěn)態(tài)。亞穩(wěn)態(tài)出現(xiàn)時(shí)，觸發(fā)器既不是高邏輯也不是低邏輯，后續(xù)電路則可能讀取為0或者1（不確定狀態(tài)），導(dǎo)致電路邏輯做出不符合當(dāng)前事物邏輯的事情。

對(duì)于數(shù)字設(shè)計(jì)人員來(lái)講，只要信號(hào)從一個(gè)時(shí)鐘域跨越到另一個(gè)時(shí)鐘域，那么就可能發(fā)生亞穩(wěn)態(tài)。我們稱為“跨時(shí)鐘域”即“Clock Domain Crossing”，或CDC。

所以今天主要簡(jiǎn)單了解如何處理CDC這些基礎(chǔ)問(wèn)題。

同步跨時(shí)鐘域信號(hào)

對(duì)大多數(shù)初學(xué)者來(lái)講，當(dāng)我們遇到CDCs時(shí)，有經(jīng)驗(yàn)的工程師會(huì)告訴我們“打兩拍”，即讓信號(hào)通過(guò)兩個(gè) flip-flops，每個(gè)flip-flop都由新時(shí)鐘域的時(shí)鐘驅(qū)動(dòng)（如下圖）。第一個(gè)觸發(fā)器出現(xiàn)亞穩(wěn)態(tài)的概率很高，但第二個(gè)觸發(fā)器的輸出亞穩(wěn)態(tài)的概率就會(huì)低得多。當(dāng)然更多的flip-flops會(huì)讓亞穩(wěn)態(tài)的概率進(jìn)一步下降，但一般下降的概率差距不會(huì)太大，如何選擇取決于設(shè)計(jì)者自己。但并非多數(shù)CDC問(wèn)題都能用這種簡(jiǎn)單方法，這種設(shè)計(jì)適用于舊時(shí)鐘域比新時(shí)鐘域慢的多的情況。經(jīng)典的可配置的代碼如下。

?

?

//?Language:?Verilog-2001

`resetall
`timescale?1?ns?/?1?ps
`default_nettype?none

/*
?*?Synchronizes?an?asyncronous?signal?to?a?given?clock?by?using?a?pipeline?of
?*?two?registers.
?*/
module?sync_signal?#(
????parameter?WIDTH=1,?//?width?of?the?input?and?output?signals
????parameter?N=2?//?depth?of?synchronizer
)(
????input?wire?clk,
????input?wire?[WIDTH-1:0]?in,
????output?wire?[WIDTH-1:0]?out
);

reg?[WIDTH-1:0]?sync_reg[N-1:0];

/*
?*?The?synchronized?output?is?the?last?register?in?the?pipeline.
?*/
assign?out?=?sync_reg[N-1];

integer?k;

always?@(posedge?clk)?begin
????sync_reg[0]?<=?in;
????for?(k?=?1;?k?

	異步復(fù)位同步釋放

	CDC中一個(gè)常見(jiàn)的例子就是異步復(fù)位，這個(gè)問(wèn)題我在“FPGA復(fù)位信號(hào)設(shè)計(jì)討論“一文中有詳細(xì)的表述，這里簡(jiǎn)單講解，對(duì)于初學(xué)者而言，不太建議用異步復(fù)位，盡管他們各有優(yōu)劣，但至少對(duì)FPGA設(shè)計(jì)者而言，這個(gè)建議應(yīng)該是有效的，即使是Xilinx官方也同樣建議使用同步復(fù)位（UG949）。但有些狀態(tài)下可能同步復(fù)位無(wú)效，比如在低功耗設(shè)計(jì)中，時(shí)鐘可能在復(fù)位前就已經(jīng)被“無(wú)效”，那么異步復(fù)位自然成為一個(gè)選擇。異步復(fù)位關(guān)鍵點(diǎn)不在進(jìn)入復(fù)位狀態(tài)，而在于移除復(fù)位，因?yàn)橐瞥隣顟B(tài)可能會(huì)進(jìn)入亞穩(wěn)態(tài)，除了“FPGA復(fù)位信號(hào)設(shè)計(jì)討論”一文，大家同樣可以參閱我翻譯的經(jīng)典論文“同步復(fù)位與異步復(fù)位”。經(jīng)典的代碼如下所示，但請(qǐng)注意區(qū)別此處代碼和“打兩拍“的區(qū)別。
//?Language:?Verilog-2001

`resetall
`timescale?1ns?/?1ps
`default_nettype?none

/*
?*?Synchronizes?an?active-high?asynchronous?reset?signal?to?a?given?clock?by
?*?using?a?pipeline?of?N?registers.
?*/
module?sync_reset?#
(
????//?depth?of?synchronizer
????parameter?N?=?2
)
(
????input??wire?clk,
????input??wire?rst,
????output?wire?out
);

(*?srl_style?=?"register"?*)
reg?[N-1:0]?sync_reg?=?{N{1'b1}};

assign?out?=?sync_reg[N-1];

always?@(posedge?clk?or?posedge?rst)?begin
????if?(rst)?begin
????????sync_reg?<=?{N{1'b1}};
????end?else?begin
????????sync_reg?<=?{sync_reg[N-2:0],?1'b0};
????end
end

endmodule

`resetall


	很多人爭(zhēng)論高電平復(fù)位有效好還是低電平復(fù)位有效好，一般情況下我常見(jiàn)低電平復(fù)位有效，但高電平復(fù)位有效也不是沒(méi)有，一般認(rèn)為在FPGA中區(qū)別不是太大，但在ASIC中，低電平似乎更加常見(jiàn)。

	跨時(shí)鐘握手

	有時(shí)需要一種方法來(lái)處理CDC，例如從慢時(shí)鐘到快時(shí)鐘，從快時(shí)鐘到慢時(shí)鐘，這時(shí)需要：握手信號(hào)，在“AXI4協(xié)議邏輯規(guī)范以及BUG處理”一文寫過(guò)握手的注意點(diǎn)。握手的詳細(xì)技術(shù)點(diǎn)感興趣的朋友可以網(wǎng)上找相關(guān)資料。

	FIFO

	FIFO網(wǎng)上的文章特別多，具體的設(shè)計(jì)細(xì)節(jié)有很多需要討論的地方，但對(duì)于跨時(shí)鐘域而言，F(xiàn)IFO幾乎是最方便的數(shù)據(jù)傳輸方式。這里不展開(kāi)講，之前我寫過(guò)關(guān)于FIFO的相關(guān)文章，不是特別詳細(xì)，接下來(lái)會(huì)有詳細(xì)的關(guān)于FIFO的計(jì)劃，在此之前，大家可以看Clifford E. Cummings經(jīng)典論文，他的論文真的很推薦。

	http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf


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	審核編輯：黃飛

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