本白皮書討論各種存儲器接口控制器設(shè)計所面臨的挑戰(zhàn)和 Xilinx 的解決方案，同時也說明如何使用 Xilinx軟件工具和經(jīng)過硬件驗證的參考設(shè)計來為您自己的應(yīng)用(從低成本的 DDR SD
2010-08-18 10:50:37
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用戶端使用的，框圖如圖1所示。 如圖1 所示的中間部分為我們調(diào)取的IP 核，user FPGA Logic 為用戶端邏輯，DDR2/DDR3 SDRAM 為存儲芯片。其中IP 核與存儲芯片之間的總線大部分
2020-12-31 11:17:025068 
DDR內(nèi)存1代已經(jīng)淡出市場，直接學(xué)習(xí)DDR3 SDRAM感覺有點(diǎn)跳躍；如下是DDR1、DDR2以及DDR3之間的對比。
2023-04-04 17:08:472871 
本貼資料整理于《例說FPGA 可直接用于工程項目的第一手經(jīng)驗》1.1功能概述：對FPGA提供的DDR2控制器IP核模塊進(jìn)行讀寫操作。每1.78秒執(zhí)行一次寫入和讀出操作。先從0地址開始遍歷寫256
2017-02-15 20:31:49
DDRSDRAM接口的雙時鐘沿數(shù)據(jù)轉(zhuǎn)換為用戶方的單時鐘沿數(shù)據(jù)，使用戶像操作普通的RAM一樣控制DDR SDRAM；同時，控制器還要產(chǎn)生周期性的刷新命令來維持DDRSDRAM內(nèi)的數(shù)據(jù)而不需要用戶的干預(yù)
2018-12-18 10:17:15
使用LatticeECP3 I/O協(xié)議板來實(shí)現(xiàn)并通過全部測試。圖2展示了一個存儲器控制器的框圖。圖最上面的配置接口用于設(shè)置設(shè)計的各個選項。DDR3 I/O模塊使用I/O 基元來實(shí)現(xiàn)。指令譯碼模塊根據(jù)每個bank
2019-05-24 05:00:34
DDR3存儲器接口控制器是什么？有什么優(yōu)勢？
2021-04-30 06:57:16
DDR4,DDR3,DDR2,DDR1及SDRAM有什么不同之處?
2021-03-12 06:22:08
SDRAM控制器用戶手冊主要內(nèi)容包括功能特點(diǎn)、整體框圖、工作原理、信號定義、參數(shù)介紹、GUI 調(diào)用、接口時序等。主要用于幫助用戶快速了解高云半導(dǎo)體 SDRAM 控制器的產(chǎn)品特性、特點(diǎn)及使用方法。
2022-10-08 07:48:27
有人用Xilinx ISE的mig生成ddr2，然后進(jìn)行調(diào)試的嗎？如果選擇了內(nèi)含pll，頂層時鐘怎么連接
2014-09-15 19:14:41
求一DDR2接口設(shè)計代碼
2013-04-24 10:00:36
在DDR2 MIG的使用時，想把DDR2封裝成一個FIFO使用，但是有些問題不是太明白。在MIG的User Interface接口中，提供給控制器的數(shù)據(jù)是上升沿和下降沿的拼接，一個周期提供兩個數(shù)據(jù)到
2015-03-29 18:41:43
本帖最后由 dybttkl 于 2015-11-1 13:26 編輯
用的cycloneiii 里面的ddr2 ip核。感覺網(wǎng)上的資料很少，仿真的倒很多，但是真正到用戶接口那段時序的解釋卻一個也沒有。為何沒人寫個教程
2015-11-01 13:24:54
最近在做ddr2方面的東西，需要仿真ddr2，可是一直沒有頭緒。xx_example_top_tb仿真不知道是對是錯，網(wǎng)上說的外掛美光ddr2 模型的仿真方法，沒有具體講解。哪位大蝦能夠指點(diǎn)一二哇，不甚感激!
2016-06-29 15:50:28
CoreLink DDR2動態(tài)存儲器控制器(DMC-341)技術(shù)參考手冊
2023-08-02 15:28:28
? ALTMEMPHY宏功能來構(gòu)建所有的 DDR2或者 DDR SDRAM外部存儲器。通過將 Altera DDR2 或者 DDR SDRAM 存儲控制器、第三方控制器或者定制控制器用于特定的應(yīng)用需要，可以實(shí)現(xiàn)控制器功能
2017-11-14 10:12:11
本項目使用的是cycloneIII的芯片，利用IP核生成了一個DDR2的控制器，但是再分配引腳的時候產(chǎn)生了如下問題，如Error: The assigned location PIN U21
2012-06-19 10:26:30
。Gowin DDR2 Memory Interface IP 參考設(shè)計可在高云官網(wǎng)下載，參考設(shè)計已配置一例特定參數(shù)，可用于仿真，實(shí)例化加插用戶設(shè)計后的總綜合，總布局布線
2022-10-08 07:25:25
IBIS Models for DDR2 Analysis 仿真
2012-03-16 16:52:07
實(shí)現(xiàn)特權(quán)同學(xué)的例程 特權(quán)FPGA VIP視頻圖像開發(fā)套件例程詳解2——DDR2控制器讀寫測試 時，進(jìn)行IP核配置時，進(jìn)入下一步配置參數(shù)時，變成黑屏重裝軟件也不行
2018-01-24 08:23:17
PL341內(nèi)存控制器是一款高性能、面積優(yōu)化的DDR2 SDRAM內(nèi)存控制器，兼容高級微控制器總線架構(gòu)(AMBA)AXI協(xié)議。
有關(guān)AXI協(xié)議的詳細(xì)說明，請參閱AMBA AXI協(xié)議規(guī)范。
本節(jié)總結(jié)了周期模型的功能與硬件的功能，以及周期模型的性能和準(zhǔn)確性。
2023-08-12 06:01:49
存儲器控制器用戶指南列出了數(shù)據(jù)，地址，控制和時鐘信號的長度匹配要求。給出的數(shù)字是否必須補(bǔ)償FPGA和DDR2封裝內(nèi)的鍵合線長度？如果是這樣，我在哪里可以找到這些長度？謝謝，TL以上來自于谷歌翻譯以下
2019-03-15 10:06:16
，是ddr2控制器導(dǎo)出給用戶的接口信號，用戶要向ddr2存儲器中寫入數(shù)據(jù)或者從ddr2中讀出數(shù)據(jù)，只需要操作local接口即可。local信號，可以分為以下幾組：控制組local_init_done
2020-02-25 18:33:00
嗨，我使用MIG 2.1構(gòu)建了兩個DDR2 SDRAM控制器來進(jìn)行Ping Pong緩沖。該設(shè)備是virtex4FX60FF1152和ISEver是10.1。當(dāng)它在設(shè)備上運(yùn)行時，控制器
2020-06-02 16:58:51
所需的物理接口?！?DDR2的自動校正是在初始化階段進(jìn)行的，此時ALTMEMPHY斷開用戶邏輯和存儲控制器之間的接口，ALTMEMPHY產(chǎn)生存儲控制器所需的DDR2讀寫控制，直到校正完成。在初始化過后
2016-10-27 16:36:58
最近在設(shè)計一個需要連接DDR2 SDRAM的FPGA小系統(tǒng)，由于是第一次在使用SDRAM，在硬件連接時就遇到一個很糾結(jié)的問題——引腳的連接?？戳藥追N參考設(shè)計，發(fā)現(xiàn)有兩種說法：1、DDR2的數(shù)據(jù)（DQ
2017-09-25 17:51:50
這是我自己寫ddr2控制器的寫操作，但為什么寫的地址不按順序?qū)懀姓l做過嗎？
2017-03-20 16:36:20
基于Xilinx FPGA的DDR2 SDRAM存儲器接口
2012-08-20 18:55:15
Cyclone III系列型號為EP3C16F484C6N的FPGA作為控制器，以Micron公司生產(chǎn)的型號為MT47H16M16BG-5E(16M×16bit)的DDR2 SDRAM為存儲器。用一個IP核完成
2011-05-03 11:31:09
進(jìn)行了DDR3 SDRAM控制器的編寫，分析并提出了提高帶寬利用率的方法。最終將其進(jìn)行類FIFO接口的封裝，屏蔽掉了DDR3 IP核復(fù)雜的用戶接口，為DDR3數(shù)據(jù)流緩存的實(shí)現(xiàn)提供便利。系統(tǒng)測試表明，該
2018-08-02 09:34:58
嗨！我正在尋找Spartan-3A / 3ANFPGA入門KitBoard用戶指南（UG334）。具體來說第13章：DDR2 SDRAM和我不明白如何使用DDR2 SDRAM，因為例如這個內(nèi)存
2019-07-31 06:18:10
本文提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，并用Verilog給于實(shí)現(xiàn)，仿真結(jié)果表明通過該方法設(shè)計實(shí)現(xiàn)的控制器可以在FPGA芯片內(nèi)組成如圖1所示的SDRAM接口，從而使得系統(tǒng)用戶對SDRAM的操作非常方便。
2021-04-15 06:46:56
你好使用Xilinx的任何一個端口MIG DDR2 SDRAM控制器都是我遇到了問題我有vhdl頂級系統(tǒng)，其中我實(shí)例化ddr2控制器我的ddr2包裝器與testcase一起工作正常（由MIG提供
2019-08-19 10:47:06
嗨，我們從xilnx購買了ML555板。我們想驗證該板上的ddr2控制器。我們已經(jīng)加載了CD中提供的ddr2控制器的位圖文件。我們沒有觀察到為閱讀文件中提到的比較邏輯有效的數(shù)據(jù)提供的任何LED切換。如用戶指南中所述，正確生成時鐘。讓我們知道這種行為的原因。問候--sampath
2019-08-19 09:35:52
的工作時鐘頻率。然而，設(shè)計至DDR3的接口也變得更具挑戰(zhàn)性。在FPGA中實(shí)現(xiàn)高速、高效率的DDR3控制器是一項艱巨的任務(wù)。直到最近，只有少數(shù)高端（昂貴）的FPGA有支持與高速的DDR3存儲器可靠接口的塊
2019-08-09 07:42:01
嗨，我即將使用Virtex-4QV設(shè)備（XQR4VFX140）開始一個新項目。雖然我對使用DDR2 / DDR3 SDRAM的Xilinx MIG有一些經(jīng)驗，但我發(fā)現(xiàn)MIG IP不支持VIRTEX-4QV器件。那可能是另類？如何將DDR2 SDRAM與此FPGA連接？彌敦道
2020-04-02 06:08:46
下降的缺陷（甚至于DDR/DDR2又有著不支持單一地址訪問的限制，分別至少2/4個地址同時訪問）。但是，速度是王道，容量也是它的優(yōu)勢，這些特點(diǎn)是其它任何易失存儲器無法媲美的，也是它存在的唯一理由
2014-12-30 15:22:49
DDR SDRAM在嵌入式系統(tǒng)中有哪些應(yīng)用？DDR SDRAM的工作方式有哪幾種？怎樣去設(shè)計DDR SDRAM控制器？
2021-04-30 07:04:04
FPGA與DDR2存儲器接口DDR2控制器的設(shè)計原理是什么？DDR2控制器的應(yīng)用有哪些？
2021-04-30 06:28:13
的內(nèi)存控制器的設(shè)計與應(yīng)用.pdf基于Spartan-3+FPGA的DDR2+SDRAM存儲器接口設(shè)計.pdf一種采用FPGA設(shè)計的SDRAM控制器.pdf用Xilinx+FPGA實(shí)現(xiàn)DDR+SDRAM控制器.pdf
2012-07-28 14:40:53
各位好！之前用DM368的開發(fā)板進(jìn)行實(shí)驗，目前需要根據(jù)自己公司的產(chǎn)品重新畫電路板，由于開發(fā)板上的FLASH和DDR2 SDRAM過于老舊，需要對這兩顆零件重新選型。我不太清楚在選擇DDR2
2018-06-21 05:34:23
×16bit）的DDR2 SDRAM為存儲器。用一個IP核完成對4片DDR2的控制（帶寬為64bit），且DDR2的最高速率可達(dá)200MHz，以此完成對數(shù)據(jù)的高速大容量存儲。由于采用一個DDR2的IP核進(jìn)行控制
2019-05-31 05:00:05
DDR2 SDRAM控制器的設(shè)計與實(shí)現(xiàn)
本文介紹了&&," -&,+. 的基本特征!并給出了一種&&," -&,+. 控制器的設(shè)計方法!詳述了其基本結(jié)構(gòu)和設(shè)計思想!并使用+JC:8B 公
2010-02-09 14:57:51
64 本文介紹了DDR3 SDRAM 的基本特點(diǎn)和主要操作時序,給出了一種基于ALTMEMPHY宏功能的DDR3 SDRAM控制器的設(shè)計方法。詳述了控制器基本結(jié)構(gòu)和設(shè)計思想,分析了各模塊功能與設(shè)計注意事項,并
2010-07-30 17:13:5530 DDR2 SDRAM 和 FB-DIMM的電氣檢驗:
隨著DDR2 SDRAM時鐘頻率和信號邊沿速率不斷提高，檢查電路板結(jié)構(gòu)、電氣系統(tǒng)和信令正變得越來越重要。本應(yīng)用指南介紹了電路板、電源系統(tǒng)、
2010-08-06 08:29:0139 不只計算機(jī)存儲器系統(tǒng)一直需要更大、更快、功率更低、物理尺寸更小的存儲器，嵌入式系統(tǒng)應(yīng)用也有類似的要求。本應(yīng)用指南介紹了邏輯分析儀在檢驗DDR, DDR2 和DDR3 SDRAM 命令和
2010-08-06 08:29:4979 在高速、大容量存儲的系統(tǒng)設(shè)計中，DDR2 SDRAM為設(shè)計者提供了高性價比解決方案。在FPGA中實(shí)現(xiàn)DDR2 SDRAM控制器，降低了系統(tǒng)功耗并節(jié)省空間， 縮短開發(fā)周期，降低系統(tǒng)開發(fā)成本
2010-12-13 17:10:3549 DDR2名詞解釋
DDR2的定義：
DDR2（Double Data Rate 2） SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會）進(jìn)行開發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與上一代DDR內(nèi)
2009-04-26 18:02:221186 
什么是DDR2 SDRAM
DDR2的定義：
DDR2（Double Data Rate 2） SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會）進(jìn)行開發(fā)的新生代內(nèi)存技
2009-12-17 11:17:59623 DDR2的定義：
DDR2（Double Data Rate 2） SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會）進(jìn)行開發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與上一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)最大的不
2009-12-17 16:26:19731 DDR2,DDR2是什么意思
DDR2（Double Data Rate 2） SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會）進(jìn)行開發(fā)的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與上一代DDR內(nèi)
2010-03-24 16:06:361381 MAX17000A脈寬調(diào)制(PWM)控制器為筆記本電腦的DDR、DDR2、DDR3存儲器提供完整的電源方案。該器件集成了一路降壓控制器、一路可
2010-11-25 09:26:24682 
文中在介紹DDR2的工作原理的基礎(chǔ)上，給出了一個用VHDL語言設(shè)計的DDR2 SDRAM控制器的方法，并且提出了一種在高速圖像處理系統(tǒng)中DDR2 SDRAM的應(yīng)用方案，同時在Virtex-5系列的FPGA上得到了實(shí)現(xiàn)
2011-07-23 10:03:165102 文章對適用DDR2 SDRAM控制器的結(jié)構(gòu)、接口和時序進(jìn)行了深入研究與分析，總結(jié)出一些控制器的關(guān)鍵技術(shù)特性，然后采用了自頂向下(TOP-IX)WN)的設(shè)計方法，用Verilog硬件描述語言實(shí)現(xiàn)控制器，
2011-09-01 16:36:29174 SDRAM, DDR, DDR2, DDR3 是RAM 技術(shù)發(fā)展的不同階段, 對于嵌入式系統(tǒng)來說, SDRAM 常用在低端, 對速率要求不高的場合, 而在DDR/DDR2/DDR3 中，目前基本上已經(jīng)以DDR2 為主導(dǎo)，相信不久DDR3 將全面取代
2012-01-16 14:53:010 使用功能強(qiáng)大的FPGA來實(shí)現(xiàn)一種DDR2 SDRAM存儲器的用戶接口。該用戶接口是基于XILINX公司出產(chǎn)的DDR2 SDRAM的存儲控制器，由于該公司出產(chǎn)的這種存儲控制器具有很高的效率，使用也很廣泛，
2013-01-08 18:15:50237 ddr2_sdram 操作時序，非常好的教程，可以充分了解DDR2
2015-10-28 11:07:3919 用FPGA設(shè)計DDR2控制器講解DDR2時序原理用戶接口設(shè)計幫助用戶快速掌握DDR2的控制技術(shù)新手上路的非常有幫助的資料。
2015-11-10 10:54:143 DDR2 SDRAM操作時序規(guī)范，中文版規(guī)范
2015-11-10 17:42:440 帶自測功能的DDR2控制器設(shè)計，感興趣的可以看看。
2016-01-04 15:23:320 Xilinx FPGA工程例子源碼：DDR2 Controller
2016-06-07 11:44:1424 Xilinx FPGA工程例子源碼：DDR SDRAM控制器參考設(shè)計VHDL代碼
2016-06-07 11:44:1419 Xilinx FPGA工程例子源碼：DDR SDRAM控制器verilog代碼
2016-06-07 14:13:4338 Xilinx FPGA工程例子源碼：Xilinx DDR2存儲器接口調(diào)試代碼
2016-06-07 14:54:5727 DDR2SDRAM控制器在機(jī)載顯控系統(tǒng)中的應(yīng)用_孫少偉
2017-03-19 11:26:541 SDRAM）：DDR4提供比DDR3/ DDR2更低的供電電壓1.2V以及更高的帶寬，DDR4的傳輸速率目前可達(dá)2133～3200 MT/s。
2017-11-17 13:15:4925152 控制器用戶接口設(shè)計方案。該控制器用戶接口已經(jīng)在Xilinx 公司的VC707 開發(fā)板上通過了功能驗證，并成功的被應(yīng)用到高速圖像數(shù)據(jù)采集系統(tǒng)中。
2017-11-17 14:14:023290 
原理，并對DDR2控制器的IP核進(jìn)行了模塊化的劃分，分析了每個模塊的功能。強(qiáng)調(diào)了用戶接口功能的完善，并介紹了IP核的操作流程，使每個用戶都能輕松的使用該IP核。
2017-11-22 07:20:504687 
DDR2(Double Data Rate2)SDRAM是由JEDEC(電子設(shè)備工程聯(lián)合委員會)制定的新生代內(nèi)存技術(shù)標(biāo)準(zhǔn)，它與上一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)最大的不同：雖然采用時鐘的上升／下降沿同時傳輸
2017-11-25 01:41:013855 
DRAM (動態(tài)隨機(jī)訪問存儲器)對設(shè)計人員特別具有吸引力，因為它提供了廣泛的性能，用于各種計算機(jī)和嵌入式系統(tǒng)的存儲系統(tǒng)設(shè)計中。本文概括闡述了DRAM 的概念，及介紹了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、LPDDR、GDDR。
2018-06-07 22:10:0091644 本文檔介紹了DDR2內(nèi)存控制器在tms320dm646x數(shù)字媒體片上系統(tǒng)（dmsoc）的DDR2內(nèi)存控制器。
DDR2內(nèi)存控制器是用來與jesd79d-2a標(biāo)準(zhǔn)兼容的DDR2 SDRAM接口
2018-04-18 10:45:104 2 協(xié)議，并遵從 JEDEC 標(biāo)準(zhǔn) JESD79-2F （2009 年 11 月）的電氣接口來實(shí)現(xiàn)對外部存儲器總線接口的控制。組件包括帶可配置選項的 DDR SDRAM 控制器內(nèi)核及 DDR 物理接口。
2018-05-30 09:29:007 ，因此能夠很好地滿足上述場合對大量數(shù)據(jù)緩存的需求。但DDR SDRAM的接口不能直接與現(xiàn)今的微處理器和DSP的存儲器接口相連，需要在其間插入控制器實(shí)現(xiàn)微處理器或DSP對存儲器的控制。
2019-07-02 08:03:004051 
操作，設(shè)計了DDR SDRAM 的數(shù)據(jù)與命令接口。用控制核來簡化對DDR SDRAM 的操作，并采用自頂至下模塊化的設(shè)計方法，將控制核嵌入到整個數(shù)據(jù)采集系統(tǒng)的控制模塊中，完成了數(shù)據(jù)的高速采集、存儲及上傳
2019-08-14 08:00:003401 
DDR2 設(shè)備概述：DDR2 SDRAM接口是源同步、支持雙速率傳輸。比如DDR SDRAM ,使用SSTL 1.8V/IO電氣標(biāo)準(zhǔn)，該電氣標(biāo)準(zhǔn)具有較低的功耗。與TSOP比起來，DDR2 SDRAM的FBGA封裝尺寸小得多。
2019-06-22 10:05:011793 
20 世紀(jì) 90 年代后期，存儲器接口從單倍數(shù)據(jù)速率 （SDR） SDRAM 發(fā)展到了雙倍數(shù)據(jù)速率 （DDR） SDRAM，而今天的 DDR2 SDRAM 運(yùn)行速率已經(jīng)達(dá)到每引腳 667 Mb
2020-04-12 10:57:53995 
DDR2 SDRAM采用雙數(shù)據(jù)速率結(jié)構(gòu)實(shí)現(xiàn)高速運(yùn)行。雙數(shù)據(jù)速率體系結(jié)構(gòu)本質(zhì)上是4n預(yù)取體系結(jié)構(gòu)，其接口設(shè)計為在I/O球處每個時鐘周期傳輸兩個數(shù)據(jù)字。DDR2 SDRAM的單次讀寫操作有效地包括在內(nèi)部
2020-05-21 08:00:001 、PSRAM、MRAM等存儲芯片供應(yīng)商英尚微電子解析這款比腦力更強(qiáng)大的DDR SDRAM控制器。 任何DRAM控制器背后的智商都是與命令時序和執(zhí)
2020-07-24 14:25:27719 DDR對于做項目來說，是必不可少的。一般用于數(shù)據(jù)緩存和平滑帶寬。今天介紹下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K325T（KC705） 開發(fā)工具：Vivado
2020-11-26 15:02:117386 
本文首先分析了DDR SDRAM的基本特征，并提出了相應(yīng)的解決方案詳細(xì)介紹了基于J EDEC DDR SDRAM規(guī)范的DDR SDRAM控制器設(shè)計方案。該控制器采用Verilog HDL硬件描述語言實(shí)現(xiàn)，并集成到高性能SoC中。
2021-03-28 10:57:2418 基于FPGA的DDR3SDRAM控制器設(shè)計及實(shí)現(xiàn)簡介(arm嵌入式開發(fā)平臺PB)-該文檔為基于FPGA的DDR3SDRAM控制器設(shè)計及實(shí)現(xiàn)簡介資料，講解的還不錯，感興趣的可以下載看看…………………………
2021-07-30 09:05:517 基于FPGA的DDR3SDRAM控制器設(shè)計及實(shí)現(xiàn)(嵌入式開發(fā)式入門)-該文檔為基于FPGA的DDR3SDRAM控制器設(shè)計及實(shí)現(xiàn)總結(jié)文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
2021-07-30 13:07:0935 ，以及對應(yīng)的波形圖和 Verilog HDL 實(shí)現(xiàn)。我們調(diào)取的 DDR3 SDRAM 控制器給用戶端預(yù)留了接口，我們可以通過這些預(yù)留的接口總線實(shí)現(xiàn)對該 IP 核的控制，本章節(jié)將會講解如何根據(jù) Xilinx 官方提供的技術(shù)參數(shù)來實(shí)現(xiàn)對 IP 核的寫控制。寫命令和寫數(shù)據(jù)總線介紹DDR3 SDRAM控制器I
2021-12-04 19:21:054 DDR2總線的仿真方法，基于Agree公司最新的網(wǎng)絡(luò)處理器APP300和HY的
DDR2 SDRAM HY5PS121621。
2022-10-21 16:09:580 為了使設(shè)計人員能夠快速集成ST-DDR4支持，該過程從Xilinx Vivado開發(fā)環(huán)境中生成的現(xiàn)有8Gb DDR4 SDRAM-2666存儲器接口生成器（MIG）開始。
2022-11-17 14:35:21666 
電子發(fā)燒友網(wǎng)站提供《完整的DDR、DDR2和DDR3內(nèi)存電源解決方案同步降壓控制器數(shù)據(jù)表.pdf》資料免費(fèi)下載
2024-03-13 10:16:450
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