隨著電子技術特別是數(shù)字集成電路技術的迅猛發(fā)展，市面上出現(xiàn)了FPGA、CPLD等大規(guī)模數(shù)字集成電路，并且其工作速度和產(chǎn)品質量不斷提高。利用大規(guī)模數(shù)字集成電路實現(xiàn)常規(guī)的單穩(wěn)態(tài)集成電路所實現(xiàn)的功能，容易滿足寬度、精度和溫度穩(wěn)定性方面的要求，而且實現(xiàn)起來容易得多。下面，筆者就如何在大規(guī)模數(shù)字集成電路中將輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號做一詳細介紹。

　　1 基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

　　在眾多的CPLD器件中，LatTIce公司在GAL基礎上利用isp技術開發(fā)出了一系列ispLSI在線可編程邏輯器件(以下簡稱isp器件)，其原理和特點在許多雜志上早有報道，而且國內(nèi)已有相當多的電路設計人員非常熟悉。Lattice公司的isp器件給筆者印象最深的是其工作的可靠性比較高。圖1即是一種將輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號的電路原理圖。

　　圖中，TR為輸入的窄脈沖雷達信號；CP為輸入的系統(tǒng)時鐘脈沖信號；Q即是單穩(wěn)態(tài)脈沖展寬電路輸出的寬脈沖信號。圖中的單元電路符號D1既是展寬脈沖的前沿產(chǎn)生電路，又是展寬脈沖寬度形成電路；D2、D3是二進制計數(shù)器，主要用作展寬脈沖的寬度控制電路。根據(jù)對脈沖寬度的不同要求，可以采用不同位數(shù)的二進制或其它進制的計數(shù)器 (這里，脈沖寬度的設計值是3.2μs，而CP脈沖的周期值是0.1μs)；D4是展寬脈沖后沿產(chǎn)生電路，當計數(shù)器D3的進位輸出端NQ為＂高＂，且CP脈沖的上升沿到達時，D4輸出端輸出一正向脈沖信號，經(jīng)D5送至D1的CD"清零"端，從而結束了一個窄脈沖信號的展寬過程，從D1的Q輸出端輸出一完整的展寬脈沖信號。同時，D5的輸出信號還送至D2、D3的CD"清零"端，將其"清零"后，等待下一個窄脈沖的到來。從圖1所示的電路原理圖中可以看到，通?？梢詫3的進位輸出信號NQ直接送入D5輸入端，作為D1、D2、D3的"清零" 脈沖信號。

　　但從圖2所示的時序仿真波形中可以看到，D3的進位輸出NQ波形中，除有正常的進位脈沖信號輸出外，在其前面還有寬度和數(shù)量不等的干擾窄脈沖。如果將NQ脈沖經(jīng)D5后直接作為D1的"清零"信號，則展寬脈沖的寬度將受干擾窄脈沖的影響而不穩(wěn)定，因為isp器件中觸發(fā)器的"清零"操作過程是異步進行的。采用D4后，只有與計數(shù)時鐘脈沖具有同步關系的那個進位脈沖，才能在D4的輸出端形成"清零"脈沖。這樣就完全排除了那些干擾窄脈沖的影響，從而保證了展寬脈沖寬度的穩(wěn)定性和準確性。圖2是這種脈沖展寬的時序仿真波形圖。所用的器件是Lattice公司的ispLSI1032/883-64PIN的PGA封裝器件。

　　2 基于CPLD器件脈沖展寬電路的特點

　　從上面的電路原理圖和時序仿真波形圖可以看出，利用isp器件構成的脈沖展寬電路具有如下特點：

　　(1)對輸入脈沖信號的寬度適應能力較強。最窄可以到ns量級，因其僅與所采用的CPLD器件的工作速度有關。因此，特別適用于對窄脈沖雷達信號進行展寬。

　　(2)展寬脈沖的寬度可以根據(jù)需要任意設定，亦可改變電路(例如與單片機相結合)?使其做到現(xiàn)場實時自動加載。

　　(3)展寬脈沖的寬度穩(wěn)定、準確。因無外接R、C定時元器件，其脈沖寬度僅與所采用的時鐘頻率和CPLD器件的性能有關。

　　(4)展寬脈沖的前沿與輸入窄脈沖的前沿之間的延遲時間基本恒定，即這個延遲時間是信號從D1的時鐘輸入端到D1的輸出端Q的延遲時間。

　　(5)電路調試簡單。當需要調整展寬脈沖的寬度時，不需更換元器件，只要將重新設計、仿真通過后的JED熔絲圖文件，通過加載電纜適時加載到CPLD器件內(nèi)即可。這在對電路進行高、低溫等例行試驗時變得極為簡單、方便和高效。

　　從圖1還可以看出，這種單穩(wěn)態(tài)脈沖展寬電路產(chǎn)生的脈寬精度是小于"+"或"-"一個CP時鐘周期。若要提高展寬脈沖寬度的精度，可以采用圖3所示的改進型單穩(wěn)態(tài)脈沖展寬電路，即在圖１電路的基礎上，將進入isp器件的時鐘脈沖信號經(jīng)反相器反相后，作為另一個相同脈寬控制電路的計數(shù)器的時鐘脈沖。

這樣，如果輸入的窄脈沖在時鐘脈沖的前半周期內(nèi)到達，則由D6、D7、D8組成的脈寬控制電路先開始計數(shù)；如果輸入的窄脈沖在時鐘脈沖的后半周期內(nèi)到達，則由D2、D3、D4組成的脈寬控制電路先開始計數(shù)。由于上下兩個脈寬控制電路的時間計數(shù)值是相同的，故先計數(shù)則先結束，后計數(shù)則后結束。兩者之差為半個時鐘周期值。展寬脈沖信號的寬度，始于輸入窄脈沖的前沿，而止于兩個脈寬控制電路中最早結束定時計數(shù)的那個計數(shù)器的進位脈沖所產(chǎn)生的"清零"脈沖信號。因此，不管輸入窄脈沖信號的前沿與時鐘脈沖的相對時間關系如何，其輸出展寬脈沖的寬度為脈寬控制電路的時間計數(shù)值與輸入窄脈沖的前沿加上時鐘脈沖的前沿或后沿之差。盡管脈寬控制計數(shù)電路的時鐘脈沖周期沒有改變，但由于輸入窄脈沖的前沿與控制計數(shù)電路時鐘脈沖上升沿的最大時差只有半個時鐘脈沖周期(注意：時鐘脈沖信號的占空比為1:1)，故展寬脈沖信號的寬度誤差小于＂+＂或"-"半個時鐘脈沖周期。圖4是圖3所示電路的時序仿真波形圖。

　　從時序仿真波形圖中可以看到，前、后兩個輸入窄脈沖的前沿與對應的 展寬脈沖信號的前沿之間的延遲時間是一樣的。而展寬脈沖信號的后沿總是與兩個脈寬控制計數(shù)電路中最先結束計數(shù)的那個計數(shù)器的進位脈沖所產(chǎn)生的"清零" 脈沖信號相對應的。從而證實了采用圖3所示電路所產(chǎn)生的脈沖信號的寬度精確度較圖1所示之電路幾乎提高一倍。在外部條件不變的情況下，提高展寬脈沖信號精度的方法有多種，這里不再一一例舉。

　　在CPLD器件中，可以將輸入的窄脈沖展寬；當然，亦可以將輸入的寬脈沖變窄；或使其具有象54HC123單穩(wěn)態(tài)觸發(fā)器那樣的延時和可重觸發(fā)功能。用CPLD器件可以實現(xiàn)常用單穩(wěn)態(tài)電路的功能；用FPGA器件，同樣可以實現(xiàn)上述功能。采用何種器件何種方法，主要看電路設計的技術指標，設計者所具有的設計環(huán)境和周圍電路中所使用器件的類型。總之，隨著大規(guī)模集成電路產(chǎn)品性能的不斷提高、體積的不斷減小和成本的不斷降低，基于CPLD器件設計的單穩(wěn)態(tài)電路的性能將大大提高，這種單穩(wěn)態(tài)電路的應用亦將越來越廣泛。