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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>DDS的VERILOG源代碼(VHDL)

      DDS的VERILOG源代碼(VHDL)

      2008-11-30 | rar | 333 | 次下載 | 10積分

      資料介紹

      `timescale 1ns/1ps
      module mydds(
      ?? DATA,?? //頻率控制字
      ?? WE_F,? //頻率控制字寫使能
      ?? CLKP,?? //時鐘
      ?? CE,?????? //DDS使能
      ?? ACLR,? //復(fù)位
      ?? SINE,??? //正炫信號輸出
      ?? COSINE? //余炫信號輸出
      ?? );
      ?? input [31 : 0] DATA;
      ?? input WE_F;
      ?? input CLKP;
      ?? input CE;
      ?? input ACLR;
      ?? output [15 : 0] SINE;
      ?? output [15 : 0] COSINE;
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