資料介紹
軟件簡(jiǎn)介
Verilator 是一個(gè)高性能 Verilog HDL 模擬器與 lint 系統(tǒng),用戶編寫(xiě)一個(gè)小的 C++/SystemC 封裝文件,該文件實(shí)例化用戶頂層模塊的“Verilate 化”模型。然后,這些 C++/SystemC 文件由 C++ 編譯器(gcc/clang/MSVC++)進(jìn)行編譯,最終生成的可執(zhí)行文件執(zhí)行設(shè)計(jì)模擬。
Verilator 不會(huì)簡(jiǎn)單地將 Verilog HDL 轉(zhuǎn)換為 C++ 或 SystemC。Verilator 不僅可以翻譯,還可以將代碼編譯為速度更快的優(yōu)化與可選的線程分區(qū)模型,同時(shí)這些模型封裝在 C++/SystemC/Python 模塊中。
經(jīng)過(guò)編譯的 Verilog 模型,即使在單線程上執(zhí)行的速度也比獨(dú)立 SystemC 快 10 倍以上,并且在單線程上的執(zhí)行速度比諸如 Icarus Verilog 之類(lèi)的解釋 Verilog 模擬器快 100 倍。多線程可能還會(huì)使速度提高 2-10 倍(在解釋型模擬器上總共可以提高 200-1000 倍)。
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