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UCSI框架是由哪些部分組成的?UCSI實(shí)現(xiàn)必須經(jīng)過(guò)HLK測(cè)試嗎?
UCSI 全稱 USB Type-C Connector System Software Interface。
2023-08-08 標(biāo)簽:寄存器OPMBIOS語(yǔ)言 6431 0
Verilog Testbench怎么寫 Verilog Testbench文件的編寫要點(diǎn)
之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場(chǎng)合下,零散的寫過(guò)一些練手性質(zhì)的testbench文件,開(kāi)始幾次寫的時(shí)候,每次都會(huì)因?yàn)橐恍┗?..
編寫動(dòng)態(tài)的驗(yàn)證環(huán)境
作為一名DV,開(kāi)發(fā)驗(yàn)證環(huán)境,編寫驗(yàn)證環(huán)境也算是必備基礎(chǔ)技能了。雖然每天都會(huì)coding,但最終寫出來(lái)的代碼,是一次性代碼,還是方法?
無(wú)源器件的大功率實(shí)時(shí)測(cè)量方案
如果你是個(gè)跑步愛(ài)好者,你一定希望在運(yùn)動(dòng)過(guò)程中實(shí)時(shí)監(jiān)測(cè)自己的心率,而不是在運(yùn)動(dòng)結(jié)束后再用秒表來(lái)測(cè)量心率,因?yàn)楹笳卟痪邆鋵?shí)時(shí)性,不能真實(shí)反映運(yùn)動(dòng)狀態(tài)下的心率...
2023-07-15 標(biāo)簽:大功率網(wǎng)絡(luò)分析儀無(wú)源器件 903 0
SystemVerilog里的regions以及events的調(diào)度
本文講一下SystemVerilog的time slot里的regions以及events的調(diào)度。SystemVerilog語(yǔ)言是根據(jù)離散事件執(zhí)行模型定...
2023-07-12 標(biāo)簽:EDA工具仿真器Verilog語(yǔ)言 2127 0
寄存器模型Register Model學(xué)習(xí)筆記
UVM的寄存器模型是一組高級(jí)抽象的類,用來(lái)對(duì)DUT中具有地址映射的寄存器和存儲(chǔ)器進(jìn)行建模。
雖然EMI屏蔽和鐵氧體夾是較受歡迎的EMI解決方案,但它們價(jià)格昂貴、體積笨重,有時(shí)使用效果不理想。
2023-07-08 標(biāo)簽:PCB板emiled驅(qū)動(dòng)器 2001 0
如何正確設(shè)置EMI測(cè)試接收機(jī)的檢波器呢 ?
EMI接收機(jī)是電磁兼容測(cè)試核心設(shè)備之一,在依據(jù)標(biāo)準(zhǔn)進(jìn)行測(cè)試時(shí),測(cè)試人員可能對(duì)接收機(jī)的參數(shù)設(shè)置存在一些疑問(wèn),其中接收機(jī)檢波器的正確選擇和設(shè)置,
5G射頻PA的Load-line與Load-pull背后的知識(shí)
說(shuō)到射頻PA(Power Amplifier,功率放大器)的設(shè)計(jì)和應(yīng)用,有兩個(gè)名詞經(jīng)常被大家提及:Load-line與Load-pull。
本次講一下UVM中的uvm_config_db,在UVM中提供了一個(gè)內(nèi)部數(shù)據(jù)庫(kù),可以在其中存儲(chǔ)給定名稱下的值,之后可以由其它TB組件去檢索。
以更低的成本實(shí)現(xiàn)更高的半導(dǎo)體測(cè)試吞吐量
在這種環(huán)境下,ATE設(shè)計(jì)人員努力增加每一代通道的數(shù)量并不少見(jiàn)。提高測(cè)試能力意味著主板(具有大量引腳驅(qū)動(dòng)器電子元件的驅(qū)動(dòng)板)將需要大量功率才能運(yùn)行。當(dāng)然,...
2023-06-28 標(biāo)簽:驅(qū)動(dòng)器ATEDUT 658 0
UVM提供了實(shí)現(xiàn) **覆蓋驅(qū)動(dòng)驗(yàn)證(coverage-driven verification ,CDV)** 的框架。 CDV結(jié)合了自動(dòng)測(cè)試向量生成,自...
2023-06-25 標(biāo)簽:IC設(shè)計(jì)UVMVerilog語(yǔ)言 2812 0
為了確保驗(yàn)證的完備性,我們需要量化驗(yàn)證目標(biāo)。SystemVerilog提供了一套豐富的覆蓋率建模方式。
2023-06-25 標(biāo)簽:有限狀態(tài)機(jī)FIFO存儲(chǔ)FSMC 1521 0
在構(gòu)建測(cè)試平臺(tái)時(shí),經(jīng)常會(huì)用到interface用來(lái)簡(jiǎn)化模塊和測(cè)試平臺(tái)或者模塊之間的連接
2023-06-25 標(biāo)簽:DUT 1056 0
寄存器模型保持著DUT內(nèi)部寄存器值的 鏡像(mirror) 。 鏡像值不能保證是正確的,因?yàn)榧拇嫫髂P椭荒芨兄綄?duì)這些寄存器的外部讀寫操作。 如果DUT...
本次講一下UVM中的uvm_config_db,在UVM中提供了一個(gè)內(nèi)部數(shù)據(jù)庫(kù),可以在其中存儲(chǔ)給定名稱下的值,之后可以由其它TB組件去檢索。
Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論
在TB當(dāng)中,直接對(duì)DUT(Design under Test)的信號(hào)進(jìn)行讀寫是很常見(jiàn)的操作。
2023-06-20 標(biāo)簽:計(jì)數(shù)器Verilog語(yǔ)言DUT 1692 0
在驗(yàn)證過(guò)程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一,驗(yàn)證環(huán)境還應(yīng)該檢查來(lái)自DUT的輸出響應(yīng)。
創(chuàng)建約束隨機(jī)測(cè)試目標(biāo)
為了實(shí)現(xiàn)驗(yàn)證目標(biāo),測(cè)試用例開(kāi)發(fā)者需要控制測(cè)試激勵(lì)的生成以覆蓋特定的場(chǎng)景。測(cè)試用例開(kāi)發(fā)者可以用下面這些方法控制測(cè)試激勵(lì)的創(chuàng)建: 添加約束條件來(lái)控制單個(gè)數(shù)據(jù)...
2023-06-17 標(biāo)簽:數(shù)據(jù)仿真DUT 845 0
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