手把手用Verilog實(shí)現(xiàn)FIR濾波器

首先需要把FIR最基本的結(jié)構(gòu)實(shí)現(xiàn)，也就是每個(gè)FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個(gè)操作。由頂層文件對(duì)這個(gè)基本模塊進(jìn)行多次調(diào)用。

2023-06-19 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)FIR 4170 0

技術(shù) | 詳解 FPGA 電源排序的四種方案

今天我們將詳細(xì)說(shuō)明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來(lái)實(shí)現(xiàn)的電源排序解決方案。

2019-06-25 標(biāo)簽：電源FPGA設(shè)計(jì) 4053 0

使用Altera Interface Planner高效設(shè)計(jì)FPGA引腳布局

Altera Interface Planner 用于探索設(shè)備的外設(shè)架構(gòu)，并高效地分配接口。通過(guò)實(shí)時(shí)進(jìn)行擬合和合法性檢查，防止非法引腳分配。

2024-03-22 標(biāo)簽：pcbFPGA設(shè)計(jì)Altera 4004 0

always組合邏輯塊的講解和譯碼器的實(shí)現(xiàn)

always 語(yǔ)句是重復(fù)執(zhí)行的。always 語(yǔ)句塊從 0 時(shí)刻開(kāi)始執(zhí)行其中的行為語(yǔ)句；當(dāng)執(zhí)行完最后一條語(yǔ)句后，便再次執(zhí)行語(yǔ)句塊中的第一條語(yǔ)句，如此循環(huán)反復(fù)。

2023-05-22 標(biāo)簽：FPGA設(shè)計(jì)led燈譯碼器 3946 0

電平設(shè)計(jì)基礎(chǔ)：電平匹配設(shè)計(jì)

單端邏輯電平的匹配是我們平時(shí)在硬件設(shè)計(jì)中最經(jīng)常碰到的，我們?cè)凇禩TL&CMOS電平》章節(jié)中已經(jīng)對(duì)TTL和COMS電平的匹配設(shè)計(jì)做了一些分析，一般...

2023-06-25 標(biāo)簽：二極管FPGA設(shè)計(jì)MOS管 3926 0

Xilinx FPGA AXI4總線(xiàn)（二）用實(shí)例介紹5個(gè)讀寫(xiě)通道

AXI4協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，數(shù)據(jù)可以同時(shí)在主機(jī)（Master）和從機(jī)（Slave）之間**雙向** **傳輸** ，且數(shù)據(jù)傳輸大小可以不同。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)FIFO存儲(chǔ)BRAM 3909 0

vivado主界面及設(shè)計(jì)流程

Vivado設(shè)計(jì)主界面，它的左邊是設(shè)計(jì)流程導(dǎo)航窗口，是按照FPGA的設(shè)計(jì)流程設(shè)置的，只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行，就會(huì)完成從設(shè)計(jì)輸入到最后下載到開(kāi)發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器TCL 3893 0

如何使用Verilog硬件描述語(yǔ)言描述時(shí)序邏輯電路？

時(shí)序邏輯電路的特點(diǎn)是輸出信號(hào)不僅與電路的輸入有關(guān)，還與電路原來(lái)的狀態(tài)有關(guān)。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)反相器D觸發(fā)器 3878 0

FPGA專(zhuān)家教您如何在FPGA設(shè)計(jì)中使用HLS

Luke Miller并非一開(kāi)始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時(shí)候，他似乎有過(guò)一些糟糕的經(jīng)歷。

2017-02-10 標(biāo)簽：FPGAFPGA設(shè)計(jì)HLS 3794 0

Zynq高速串行CMOS接口的設(shè)計(jì)與實(shí)現(xiàn)

現(xiàn)在CMOS傳感器的分辨率越來(lái)越大，對(duì)應(yīng)的，對(duì)數(shù)據(jù)傳輸接口的要求也越來(lái)越高。

2023-06-28 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)寄存器 3766 0

通過(guò)HLS封裝一個(gè)移位流水燈的程序案例

當(dāng)我們安裝好Vivado 的時(shí)候，也同時(shí)裝好了Vivado HLS.。 這是個(gè)什么東西？我就有一種想一探究的感覺(jué)。網(wǎng)上一查，Vivado High-Le...

2020-10-14 標(biāo)簽：FPGA設(shè)計(jì)XilinxC++ 3766 0

FPGA設(shè)計(jì)之tcl腳本的應(yīng)用

目前已經(jīng)學(xué)完了基礎(chǔ)實(shí)驗(yàn)，這里要介紹Quatus自帶的兩個(gè)非常重要的功能，第一個(gè)是tcl腳本，第二個(gè)是SignalTap（下一篇）。

2023-09-07 標(biāo)簽：fpgaFPGA設(shè)計(jì)TCL 3678 0

基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)

在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問(wèn)題，把感興趣的目標(biāo)從背景圖像中提取出來(lái)，而經(jīng)常使用的是簡(jiǎn)單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標(biāo)簽：fpgaFPGA設(shè)計(jì)算法 3650 0

FPGA開(kāi)發(fā)經(jīng)驗(yàn)分享：基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)

今天給各位大俠帶來(lái)一篇項(xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)分享基于JESD204B的LMK04821芯片項(xiàng)目開(kāi)發(fā)，這是本人實(shí)打?qū)嵉捻?xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)，希望可以給有需要的大俠提供一些參...

2020-04-21 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 3641 0

用Verilog在FPGA上實(shí)現(xiàn)低通濾波器

在本文中，我們將簡(jiǎn)要介紹不同類(lèi)型的濾波器，然后學(xué)習(xí)如何實(shí)現(xiàn)移動(dòng)平均濾波器并使用CIC架構(gòu)對(duì)其進(jìn)行優(yōu)化。

2023-10-02 標(biāo)簽：FPGA設(shè)計(jì)低通濾波器加法器 3636 0

FPGA設(shè)計(jì)衍生時(shí)鐘約束和時(shí)鐘分組約束設(shè)置

FPGA設(shè)計(jì)中，時(shí)序約束對(duì)于電路性能和可靠性非常重要。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)時(shí)序約束Vivado 3623 0

技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法

隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長(zhǎng)，加上越來(lái)越苛刻的研發(fā)周期要求，給各種設(shè)計(jì)公司提出了難題。

2019-06-27 標(biāo)簽：PCBFPGA設(shè)計(jì) 3484 0

淺析FPGA的調(diào)試-內(nèi)嵌邏輯分析儀(SignalTap)原理及實(shí)例

對(duì)于FPGA調(diào)試，主要以Intel FPGA為例，在win10 Quartus ii 17.0環(huán)境下進(jìn)行仿真和調(diào)試，開(kāi)發(fā)板類(lèi)型EP4CE15F17。

2024-01-12 標(biāo)簽：FPGA設(shè)計(jì)寄存器狀態(tài)機(jī) 3457 0