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資深工程師分享學(xué)習(xí)fpga的一些經(jīng)驗(yàn)(十五條fpga設(shè)計(jì)鐵律)
從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒(méi)有接觸...
2017-11-10 標(biāo)簽:fpgafpga開(kāi)發(fā)板HDL語(yǔ)言 3.1萬(wàn) 0
數(shù)字電路實(shí)驗(yàn)—4位奇偶校驗(yàn)器設(shè)計(jì)
熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法;
2023-10-16 標(biāo)簽:二進(jìn)制奇偶校驗(yàn)器數(shù)字電路 1.7萬(wàn) 0
xilinx IP建立向?qū)?chuàng)建的目錄和文件的作用分析
電子發(fā)燒友網(wǎng)核心提示:xilinx IP建立向?qū)?chuàng)建的目錄和文件都是做什么的?這是由錯(cuò)誤ERROR:HDLCompiler:Instantiating ...
D觸發(fā)器如何保證不出現(xiàn)“空翻”現(xiàn)象?
數(shù)字系統(tǒng)往往是由多個(gè)觸發(fā)器所組成,這時(shí)常常需要各個(gè)觸發(fā)器按照一定的節(jié)拍同步動(dòng)作,因此必須給電路加上一個(gè)統(tǒng)一的控制信號(hào)。
最近在研究cocotbext-pcie的實(shí)現(xiàn),對(duì)于學(xué)習(xí)PCIe還是挺有幫助的,陸陸續(xù)續(xù)做個(gè)總結(jié),有時(shí)間也會(huì)在SpinalHDL下實(shí)現(xiàn)類似的方針功能。
目前市面上能支持HDL語(yǔ)言聯(lián)合仿真的電源仿真軟件并不多,能支持VHDL聯(lián)合仿真的就更少了,PSIM軟件支持VHDL及verilogHDL聯(lián)合仿真,這樣對(duì)...
2023-05-23 標(biāo)簽:逆變器PSIM時(shí)序控制器 4306 0
Vivado設(shè)計(jì)主界面,它的左邊是設(shè)計(jì)流程導(dǎo)航窗口,是按照FPGA的設(shè)計(jì)流程設(shè)置的,只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行,就會(huì)完成從設(shè)計(jì)輸入到最后下載到開(kāi)發(fā)...
2023-09-17 標(biāo)簽:FPGA設(shè)計(jì)寄存器TCL 3893 0
隨著科技的迅猛發(fā)展,在多個(gè)工業(yè)領(lǐng)域(航空、航天、汽車、船舶等等)面對(duì)復(fù)雜系統(tǒng),用戶的設(shè)計(jì)和分析的手段逐漸豐富完善,其中仿真技術(shù)越來(lái)越受到重視,不同的客戶...
嘮一嘮解決FPGA約束中時(shí)序不收斂的問(wèn)題
FPGA時(shí)序不收斂,會(huì)出現(xiàn)很多隨機(jī)性問(wèn)題,上板測(cè)試大概率各種跑飛,而且不好調(diào)試定位原因,所以在上板測(cè)試前,先優(yōu)化時(shí)序,再上板。
2023-06-26 標(biāo)簽:FPGA設(shè)計(jì)寄存器RAM 3296 0
什么是有限狀態(tài)機(jī)?有限狀態(tài)機(jī)的四要素介紹
如果一個(gè)對(duì)象(系統(tǒng)或機(jī)器),由若干個(gè)狀態(tài)構(gòu)成,在某種條件下觸發(fā)這些狀態(tài),會(huì)發(fā)生狀態(tài)相互轉(zhuǎn)移的事件,那么此對(duì)象稱之為狀態(tài)機(jī)。
2023-09-17 標(biāo)簽:編碼器有限狀態(tài)機(jī)狀態(tài)機(jī) 3045 0
如何驗(yàn)證自己的設(shè)計(jì)在SaberRD和Saber Sketch中都有效呢?
Saber軟件到現(xiàn)在為至已經(jīng)面世30多年,一直以來(lái),工程師們對(duì)Saber軟件的界面已經(jīng)非常熟悉(見(jiàn)下圖1左上),這種使用菜單選擇功能的傳統(tǒng)風(fēng)格的Sabe...
狀態(tài)機(jī)的設(shè)計(jì)方法和三段式描述
通過(guò)數(shù)據(jù)路徑的逐步穿透,設(shè)計(jì)模塊,是一種常見(jiàn)的設(shè)計(jì)方法。而從另外一種常規(guī)思想來(lái)看,電路的另一種表現(xiàn)形式,是狀態(tài)的轉(zhuǎn)換。
我先讓它偽裝成Linux,給它說(shuō)你安裝了synopsys vcs2018以及uvm-1.1。
2023-02-20 標(biāo)簽:VCSLINUX內(nèi)核HDL語(yǔ)言 2547 0
編寫 HDL 通常是 FPGA 開(kāi)發(fā)中耗時(shí)最少的部分,最具挑戰(zhàn)性和最耗時(shí)的部分可能是驗(yàn)證。根據(jù)最終應(yīng)用程序,驗(yàn)證可能非常簡(jiǎn)單,也可能非常復(fù)雜,簡(jiǎn)單的話只...
綜合就是將HDL語(yǔ)言轉(zhuǎn)化成與,非,或門等等基本邏輯單元組成的門級(jí)連接。因此,可綜合語(yǔ)句就是能夠通過(guò)EDA工具自動(dòng)轉(zhuǎn)化成硬件邏輯的語(yǔ)句。
基于SoPC系統(tǒng)的紅外解碼IP核的設(shè)計(jì)與實(shí)現(xiàn)方法研究
電子發(fā)燒友網(wǎng)核心提示:本文主要介紹了紅外解碼IP核在SoPC系統(tǒng)中的設(shè)計(jì)與實(shí)現(xiàn)方法,重點(diǎn)研究紅外系統(tǒng)的數(shù)據(jù)編碼和傳輸機(jī)制、紅外解碼電路的HDL設(shè)計(jì)、IP...
如何使用Verilog語(yǔ)言進(jìn)行仿真驗(yàn)證
仿真驗(yàn)證主要作用是搭建一個(gè)測(cè)試平臺(tái),測(cè)試和驗(yàn)證程序設(shè)計(jì)的正確性,驗(yàn)證設(shè)計(jì)是否實(shí)現(xiàn)了我們所預(yù)期的功能。其結(jié)構(gòu)如下圖所示。
2023-10-02 標(biāo)簽:仿真驗(yàn)證HDL語(yǔ)言Verilog設(shè)計(jì) 2311 0
教你如何書(shū)寫高質(zhì)量的Verilog代碼?
HDL 語(yǔ)言僅是對(duì)已知硬件電路的文本表現(xiàn)形式編寫前,對(duì)所需實(shí)現(xiàn)的硬件電路“胸有成竹”
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