完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > hdl
文章:186個(gè) 瀏覽:47721次 帖子:125個(gè)
各種硬件描述語言 (HDL) 在過去幾年中不斷增強(qiáng),確定哪種語言適合哪種設(shè)計(jì)的復(fù)雜性也隨之增加。許多設(shè)計(jì)人員和組織正在考慮是否應(yīng)該從一種 HDL 切換到...
SystemVerilog case語句與C switch語句類似,但有重要區(qū)別。SystemVerilog不能使用break語句(C使用break從s...
使用Verilog硬件描述語言練習(xí)加法器設(shè)計(jì)
半加器是由一個(gè)異或門和一個(gè)與門連接而成的組合邏輯電路。半加器電路有兩個(gè)輸入:A 和 B,它們將兩個(gè)輸入數(shù)字相加并產(chǎn)生一個(gè)進(jìn)位和一個(gè)和。
FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧
當(dāng)然,任何編程語言的學(xué)習(xí)都不是一朝一夕的事,經(jīng)驗(yàn)技巧的積累都是在點(diǎn)滴中完成,F(xiàn)PGA設(shè)計(jì)也無例外。下面就以我的切身體會,談?wù)凢PGA設(shè)計(jì)的經(jīng)驗(yàn)技巧。
2022-10-25 標(biāo)簽:FPGA設(shè)計(jì)HDL編程語言 1062 0
編寫良好的、可移植的、可重用的 HDL 代碼,使設(shè)計(jì)能夠以所需的頻率實(shí)現(xiàn),這絕對是一個(gè)挑戰(zhàn)。
2022-09-29 標(biāo)簽:fpgaHDL狀態(tài)機(jī) 1117 0
Situation: 在對FPGA 設(shè)計(jì)進(jìn)行最初步的系統(tǒng)規(guī)劃的時(shí)候,需要進(jìn)行模塊劃分,模塊接口定義等工作。
2022-09-23 標(biāo)簽:FPGA設(shè)計(jì)接口HDL 1791 0
FPGA入門-查找表結(jié)構(gòu)和乘積項(xiàng)結(jié)構(gòu)
Spartan-II主要包括CLBs,I/O塊,RAM塊和可編程連線(未表示出)。在spartan-II中,一個(gè)CLB包括2個(gè)Slices,每個(gè)slic...
關(guān)于HDLBits的Verilog實(shí)現(xiàn)
從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí),也就是時(shí)序和組合邏輯的一些知識,下面簡單介紹一下這方面知識:
今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計(jì)崗的筆試題。
在前一章中,我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。
今天給大俠帶來的是一周掌握FPGA Verilog HDL 語法,今天開啟第一天,下面咱們廢話就不多說了,一起來看看吧。
如何實(shí)現(xiàn)SpinalHDL 環(huán)境搭建
據(jù)說SpinalHDL相比chisel更具優(yōu)勢,這讓我有了興趣,今天開始安裝搭建。平常用的linux系統(tǒng)的,但是Intel IDEA安裝在Ubuntu上...
淺談Verilog復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐
筆試時(shí)也很常見。 [例1] 一個(gè)簡單的狀態(tài)機(jī)設(shè)計(jì)--序列檢測器 序列檢測器是時(shí)序數(shù)字電路設(shè)計(jì)中經(jīng)典的教學(xué)范例,下面我們將用Verilog HDL語言來描...
如何實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動化
作者:Andreas Braun Stefan Wiehler 設(shè)計(jì)工程師,MLE 公司 創(chuàng)建 FPGA 設(shè)計(jì)和維護(hù) Vivado 設(shè)計(jì)套件項(xiàng)目時(shí),版本...
如何在FPGA上實(shí)現(xiàn)HDL代碼完成MATLAB轉(zhuǎn)換
如果您正在使用 MATLAB 建模數(shù)字信號處理(DSP)或者視頻和圖像處理算法,并且最終將其用于 FPGA 或 ASIC,本文可能將為你帶來幫助。 從 ...
Verilog HDL和VHDL是目前兩種最常用的硬件描述語言,同時(shí)也都是IEEE標(biāo)準(zhǔn)化的HDL語言。
2020-08-25 標(biāo)簽:HDLvhdlVerilog HDL 9522 0
TOPIC公司創(chuàng)建基于賽靈思的開發(fā)板加速嵌入式開發(fā)
如果需要的話,客戶可以添加他們自己的濾波器到這個(gè)參考設(shè)計(jì),按照Dyplo的設(shè)計(jì)流程,轉(zhuǎn)換成HDL代碼。
如何進(jìn)行FPGA設(shè)計(jì)開發(fā)FPGA設(shè)計(jì)的經(jīng)驗(yàn)技巧說明
大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒有接觸到...
一個(gè)完整的半定制設(shè)計(jì)流程應(yīng)該是:RTL代碼輸入、功能仿真、邏輯綜合、形式驗(yàn)證、時(shí)序/功耗/噪聲分析,布局布線(物理綜合)、版圖驗(yàn)證。
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
DuerOS | Brillo | Windows11 | HarmonyOS |