verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標(biāo)簽：Verilog RTL Verilog語言 2804 0

課程4：Verilog語法基礎(chǔ)

Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整...

2019-12-23 標(biāo)簽：fpga verilog 時(shí)序 2801 0

SystemVerilog中的參數(shù)化類

類似于聲明一個(gè)參數(shù)化的module，我們也可以聲明一個(gè)參數(shù)化的class。這個(gè)參數(shù)可以用來實(shí)例化不同數(shù)值和類型的對(duì)象。

2022-12-01 標(biāo)簽：Verilog System 參數(shù) 2793 0

基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)

一、背景介紹基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對(duì)不同的使用場景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。實(shí)際使用中對(duì)...

2021-08-23 標(biāo)簽：FPGA設(shè)計(jì)濾波圖像處理 2774 0

基于Verilog的UART串行通信接口電路設(shè)計(jì)

UART（UniversalAnynchrONousReceiverTransmitter，通用異步接收發(fā)送器）是廣泛應(yīng)用的串行數(shù)據(jù)傳輸協(xié)議之一，其應(yīng)用...

2019-09-03 標(biāo)簽：RS232接口 Verilog 串行通信 2771 0

DDS信號(hào)生成模塊的Verilog實(shí)現(xiàn)

直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)，是一種頻率合成技術(shù)，具有相對(duì)帶寬大、頻率轉(zhuǎn)換速度快、相位分辨率高、連...

2023-11-08 標(biāo)簽：合成器頻率合成器無線通信 2771 0

systemverilog和verilog的區(qū)別

隊(duì)列同樣可以保存類對(duì)象，這在驗(yàn)證環(huán)境中是非常有用的，下面是一個(gè)例子。

2022-11-01 標(biāo)簽：Verilog System 隊(duì)列 2761 0

什么是程序塊

程序塊是編程語句的容器。程序塊的主要目的是控制何時(shí)應(yīng)執(zhí)行編程語句，例如每當(dāng)時(shí)鐘上升沿出現(xiàn)時(shí)，或每當(dāng)信號(hào)或總線改變值時(shí)。SystemVerilog有兩種主...

2023-02-09 標(biāo)簽：Verilog System 容器 2748 0

FPGA開發(fā)環(huán)境的搭建和verilog代碼的實(shí)現(xiàn)

FPGA需要良好的數(shù)電模電基礎(chǔ)，verilog需要良好C語言基礎(chǔ)。

2023-05-11 標(biāo)簽：fpga 邏輯電路 Verilog 2747 0

如何使用Verilog HDL進(jìn)行FPGA設(shè)計(jì)

FPGA設(shè)計(jì)流程是利用EDA開發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開發(fā)的過程。FPGA的設(shè)計(jì)流程如上圖所示：包括設(shè)計(jì)定義、代碼實(shí)現(xiàn)、功能仿真、邏輯綜合、前...

2023-04-04 標(biāo)簽：fpga pcb Verilog 2746 0

SystemVerilog中的Packed Structure

一個(gè)packed structure有很多的bits組成，這些bit在物理上連續(xù)存儲(chǔ)。packed structure只允許包含packed數(shù)據(jù)類型。

2022-11-07 標(biāo)簽：Verilog System 結(jié)構(gòu)體 2740 0

設(shè)計(jì)Verilog時(shí)為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 2730 0

基本的SAR逐次逼近寄存器原理及模型

　　逐次逼近寄存器英文原稱是Successive Approximation Register,在電路中的主要作用是起邏輯控制和存儲(chǔ)的作用。ADC收到啟...

2023-01-31 標(biāo)簽：寄存器 SAR adc 2729 0

Verilog進(jìn)行組合邏輯設(shè)計(jì)時(shí)的一些注意事項(xiàng)

always 模塊的敏感表為電平敏感信號(hào)的電路可幾乎可以完成對(duì)所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號(hào)和輸入信號(hào)，但一定要注...

2022-07-11 標(biāo)簽：邏輯電路 Verilog 鎖存器 2716 0

Verilog HDL的程序結(jié)構(gòu)_veriloghdl的關(guān)鍵字

首先我們不開始講Verilog HDL的語法，我們從Verilog HDL的程序結(jié)構(gòu)出發(fā)。相信大家都看過芯片吧，它有個(gè)名字，有個(gè)外殼，外殼向外伸出有引腳...

2020-08-27 標(biāo)簽：Verilog Verilog HDL 2707 0

重點(diǎn)介紹所有綜合編譯器都支持的for和repeat循環(huán)

循環(huán)語句允許多次執(zhí)行編程語句或begin-end語句組。SystemVerilog中的循環(huán)語句有：for、repeat、while、do..while、...

2022-11-03 標(biāo)簽：Verilog 編譯器門級(jí)電路 2700 0

Verilog系統(tǒng)函數(shù)和邊沿檢測

“ 本文主要分享了在Verilog設(shè)計(jì)過程中一些經(jīng)驗(yàn)與知識(shí)點(diǎn)，主要包括Verilog仿真時(shí)常用的系統(tǒng)任務(wù)、雙向端口的使用（inout)、邊沿檢測”

2022-03-15 標(biāo)簽：Verilog 代碼 2688 0

Verilog設(shè)計(jì)過程中的一些經(jīng)驗(yàn)與知識(shí)點(diǎn)

　“ 本文主要分享了在Verilog設(shè)計(jì)過程中一些經(jīng)驗(yàn)與知識(shí)點(diǎn)，主要包括塊語句、阻塞賦值和非阻塞賦值以及結(jié)構(gòu)說明語句(initial, always,...

2022-03-15 標(biāo)簽：仿真 Verilog 程序 2646 0

簡述SystemVerilog的隨機(jī)約束方法

上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（constraints）。通過...

2023-01-21 標(biāo)簽：Verilog 代碼約束 2643 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標(biāo)簽：仿真 Verilog RTL 2640 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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