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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個 瀏覽：112052次 帖子：937個

      verilog技術(shù)

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      shallow copy只能復(fù)制類中的對象句柄，如果我們還想為這個對象句柄實例化，并復(fù)制其中的內(nèi)容呢？

      2022-11-22 標(biāo)簽：VerilogSystem函數(shù) 578 0

      SystemVerilog中的靜態(tài)屬性

      一般來說，每個類實例都有它自己的變量，也就是說類的內(nèi)存空間是動態(tài)分配和釋放的。同一個類的不同實例，即使變量名稱相同，實際上也是不同的東西。

      2022-11-17 標(biāo)簽：VerilogSystem 567 0

      Verilog設(shè)計規(guī)范包括哪些內(nèi)容

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      本文包含以下幾方面內(nèi)容，程序設(shè)計，模塊例化、運算符，模塊設(shè)計模板 目標(biāo)：用最簡單，最簡潔的方式，設(shè)計最易讀，最高效的代碼

      2023-08-17 標(biāo)簽：寄存器IC設(shè)計Verilog 550 0

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      2025-03-27 標(biāo)簽：FPGAVerilogC語言 545 0

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      FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計算出所有的輸入組合排列對應(yīng)的輸出結(jié)果，然后將...

      2023-03-24 標(biāo)簽：fpgaVerilogHDL 518 0

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      一般來說，coding的難度并不是特別大，如果有詳細的設(shè)計文檔，以及較好的coding經(jīng)驗，完成代碼實現(xiàn)問題不大。 IC圈有一句話叫：一千個人眼中...

      2023-08-23 標(biāo)簽：寄存器IC設(shè)計Verilog 498 0

      賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計小技巧

      這是一個在設(shè)計中常犯的錯誤列表這些錯誤常使得你的設(shè)計不可靠或速度較慢為了提高你的設(shè)計性能和提高速度的可靠性你必須確定你的設(shè)計通過所有的這些檢查 。

      2017-02-11 標(biāo)簽：FPGA賽靈思Verilog 496 0

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      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時序圖實現(xiàn)這個組合邏輯電路。

      2025-02-17 標(biāo)簽：Verilog波形圖組合邏輯電路 489 0

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      SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設(shè)計的屬性的描述，用以檢查設(shè)計是否按照預(yù)期執(zhí)行。

      2025-05-15 標(biāo)簽：模塊VerilogSystem 486 0

      Verilog仿真事件中的延時分析

      Verilog仿真事件中的延時分析

      在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。

      2025-04-18 標(biāo)簽：仿真Verilog時序 341 0

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有效。

      2025-04-11 標(biāo)簽：模塊Verilog波形 330 0

      Mill：從無到有，F(xiàn)PGA工程師創(chuàng)業(yè)的過程

      本期社區(qū)之星，我們邀請到了MYMINIEYE COO，資深FPGA工程師Mill，來給大家分享一下他從FPGA工程師到創(chuàng)業(yè)的過程。

      2019-10-14 標(biāo)簽：fpgaXilinxVerilog 0 0

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        +關(guān)注
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